Andrs Oswaldo Gamba, Andrs David Suarez

UNIVERSIDAD PEDAGGICA Y TECNOLGICA DE COLOMBIA

FACULTAD SEDE TUNJA
ESCUELA DE INGENIERA ELECTRNICA
ELECTRONICA DIGITAL II

DESCRIPCION DE
CIRCUITOS DIGITALES EN VHDL (EJERCICIOS BASE)
ANDRS SUREZ-ANDRS GAMBA

I. INTRODUCCIN
Los dispositivos FPGA son muy tiles en la
electrnica digital, debido a que usan la descripcin
de hardware con el fin de implementar circuitos de
diversos tipos mediante la programacin en lenguaje
VHDL este tipo de implementacin hace ms
sencilla la correccin de errores en los circuitos que
lo que se hara si fuera implementado con
compuertas u otro tipos de dispositivos.

II. RESUMEN

En este laboratorio se realiz el diseo de un
decodificador BCD a 7 segmentos de modo
comportamental, estructural y RTL; adems de un
divisor de frecuencia para 1Hz, 100Hz y 1000Hz.
Esto con el fin de aprender de forma bsica el uso
que se la da a una FPGA.


III. OBJETIVOS

Esta gua de laboratorio est orientada a
desarrollar y/o mejorar las habilidades para la
descripcin de circuitos digitales combinatorios y
secuenciales en VHDL.

Se busca comprender el proceso de diseo de
sistemas digitales mediante el empleo de
herramientas CAD tales como el Quartus II de
Altera y sus herramientas de verificacin y
simulacin.

Hacer pruebas de montajes sobre tarjetas de
desarrollo DE1 o DE2 de Terasic.

Perfeccionar el uso de VHDL para la solucin de
problemas lgicos.

IV. MARCO TEORICO

Software Quartus II de Altera.

Altera Quartus II es un programa de software de
diseo que te permite crear diseos para el arreglo
de compuertas programables en campo (FPGA) ,
HardCopy Application Specific Integrated Circuit (
ASIC ) y dispositivos lgicos programables
complejos ( CPLD ) . Este programa cuenta con una
interfaz grfica de usuario (GUI) y crear archivos de
programacin. Si desea agregar ms funcionalidad a
su programa, luego tomar ventaja de las
herramientas ofrecidas por Altera que el apoyo
Quartus II. Estas herramientas son para los
diseadores y profesionales del sector. QSYS
La herramienta de integracin de sistemas QSys
ayuda a la lgica de interconexin rpida caja. A
continuacin, puede conectar este a sus
subsistemas y tareas de propiedad intelectual. Esta
herramienta le ayuda a crear sistemas complejos
dependientes y /o rendimiento. Esto se logra
mediante la creacin de diseos jerrquicos. Puede
comenzar con un diseo sencillo y aadir luego que
el proyecto avanza. Adems, usted puede dividir los
proyectos en subsistemas, por lo que es fcil de
manejar estos diferentes sistemas. QSys incorpora
la red en la arquitectura de chip, que es un mtodo
para la creacin de subsistemas de comunicacin.
Esta herramienta se incluye gratis con el programa
de software Quartus II.
DSP.
Tarjetas de desarrollo DE1 o DE2 de Terasic







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ESCUELA DE INGENIERA ELECTRNICA
ELECTRONICA DIGITAL II



El kit de desarrollo DE1-SoC presenta una
plataforma de diseo de hardware robusta
construida alrededor de la FPGA System-on-Chip
(SoC) de Altera, que combina los ms recientes
ncleos integrados Cortex A9 de doble ncleo con
lgica programable lder en la industria para
una mxima flexibilidad de diseo. Los usuarios
ahora pueden aprovechar el poder de la increble
capacidad de reconfiguracin, en combinacin con
un sistema de procesador de alto rendimiento y bajo
consumo de energa.

El SoC de Altera integra un sistema de procesador
de hardware (HPS) basado en ARM, compuesto
de un procesador, perifricos e interfaces
de memoria unidas sin fisuras con la estructura de
la FPGA utilizando una interconexin troncal de alto
ancho de banda. La placa de desarrollo DE1-SoC
incluye el hardware, como una memoria DDR3 de
alta velocidad, capacidades de video y audio, redes
Ethernet y mucho ms. El kit de desarrollo DE1-
SOC contiene todos los componentes necesarios
para utilizar la placa en conjunto con una
computadora que ejecuta Microsoft Windows XP o
posteriores.
Placa de desarrollo DE1-SoC.
Gua de inicio rpido DE1-SoC.
Cable USB (de tipo A a B) para programacin y
control de FPGA.
Cable USB (de tipo A a mini B) para control de
UART.
Adaptador a 12VCC.
V. DESCRIPCIN DEL LABORATORIO
En el laboratorio se desarroll sobre el software de
desarrollo de Altera los cdigos que describen
nuestro decodificador de BCD a 7 segmentos que
muestra los dgitos en un display 7 segmentos que
esta sobre la tarjeta de desarrollo.

Decodificador BCD a 7 Segmentos.
Disear un decodificador BCD a 7 segmentos nodo
comn haciendo uso de la forma estructural.
Deduciendo las ecuaciones y colocndolas en el
software, las ecuaciones deducidas de la tabla de
verdad por mapas de Karnaugh son:

Segmento a:

Segmento b:

Segmento c:

Segmento d:

Segmento e:

Segmento f:
(

Segmento g:

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Resultados de simulacin:

Estructural:


RTL:


Comportamental:


Se puede observar que en los 3 las potencias son
iguales independientemente de la forma en la que se
describa el decodificador.

Total de Energa de la disipacin trmica
323,85 mW
Potencia de disipacin trmica ncleo dinmico
0,00 mW
Potencia de disipacin trmica ncleo esttico
302,97 mW
I / O Energa de la disipacin trmica 20,87 mW

Se us la herramienta Classic Timing Analizer y
arroj los siguientes resultados:

Estructural:


RTL:


Comportamental:


A continuacin se muestran los resultados de los
de la herramienta RTl viewer del software de Altera
para cada mtodo de descripcin.








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Estructural:


RTL:

Comportamental:

VI. ANLISIS DE RESULTADOS
El anlisis de tiempos para los tres mtodos de
descripcin en VHDL es igual, debido a que el fin de los
distintos cdigos est diseado para un mismo fin. Por
este motivo se adjunta al informe un solo anlisis de
tiempo con los estados de entrada bien definidos. Como
1 lgico o 0.
El RTL viewer realiza una descripcin del problema con
elementos lgicos, y haciendo un diagrama que dibuja
como se deba cablear el circuito utilizando compuertas
and, or y not. Describe de forma fcil para las personas
que conocen la lgica digital (bsica).

Divisor de frecuencia.
Disear divisores de frecuencia que permitan establecer
pulsos como base de tiempo a 1Hz, 100Hz y 1000Hz
para esto se puede hacer uso de los circuitos
generadores de pulsos a partir del cristal X1 disponible
en las tarjetas DE1 o DE2.

sa~1
sa~2
sb~0
sb~1
sd~0
sd~1
sd~3
sd~5
sd~6
sd~7
se~0
sf~0
sf~1
sf~3
sg~2
a
b
c
d
sa
sb
sc
sd
sf
sg
se~1
se
sg~0
sb~3
sc~1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
sa~0
sa~1
sa~2
sa~3
sa~4
sa~5
sa~6
sb~0
sb~1
sb~2
sb~3
sc~0
sd~0
sd~1
sd~2
sd~3
se~1
se~2
se~3
se~4
se~5
se~6
se~7
sf~0
sf~1
sf~2
sg~0
sg~1
sg~2
a
b
c
d
sa
sb
sc
sd
se
sf
sg
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
0
1 1
TV01~0
TV01~1
TV01~2
TV01~3
TV01~4
TV01~5
TV01~6
TV01~7
TV01~9
TV01~10
TV01~11
TV01~12
TV01~14
TV01~15
var_sa~0
var_sb~0
var_sd~0
var_sd~1
var_se~0
var_se~1
var_se~2
var_se~3
var_se~4
var_sf~0
var_sf~1
var_sf~2
var_sg~0
var_sg~1
a
b
c
sa
sb
sc
se
sf
sg
TV01~8
sd
d






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Se hizo el diseo de un cdigo VHDL de tal forma
que implementara las tres frecuencias deseadas en
tres salidas distintas, simplemente aplicando el
mismo cdigo en cada una con la nica diferencia de
cambiar el nmero por el que se divide la frecuencia
deseada.

Potencia:


RTL viewer:


Anlisis de tiempo:


VII. ANLISIS DE RESULTADOS

Se puede observar que los tres programas de divisin
de frecuencia fueron bsicamente los mismos, la nica
diferencia presentada entre los mismos fue el numero
por el cual se divide la frecuencia escogida de la FPGA
de acuerdo con la formula:






Esta frmula puede ser explicada debido a que cuando
se cumplan las condiciones de los if del cdigo va a
haber un cambio entre flanco ascendente y descendente
por lo que se necesitan 2 cambios de estos para poder
recrear un ciclo de la seal.

VIII. CONCLUSIONES

Los circuitos que se implementan en VHDL
disminuyen el tamao de los circuitos que se
implementan con compuertas lgicas y de 14 pines
and, or, not, xor.
El diseo en VHDL permite probar sobre una tarjeta
de desarrollo de terasic.
El software de Altera hace anlisis de tiempos y de
potencia para todo el diseo.
La simulacin es precisa para los diagramas de
tiempo.
El lenguaje VHDL permite hacer la descripcin de
circuitos lgicos con el fin de que al implementarlo en
una tarjeta de las que se posee en el laboratorio, sea
mucho ms fcil de trabajar y de modificar en caso
de que el resultado sea errneo.
BIBLIOGRAFA
[1] J. F. Wakerly. Digital Design. Principles and
Practices. 4 Edition. Ed. Prentice Hall, 2005.
[2] T.L. Floyd, Digital Fundamentals, 9th Edition,
Prentice Hall, 2006.
[3] Alteras web page. www.altera.com
[4] Alteras FPGA development boards DE1 and DE2,
User manuals. Available at www.altera.com and
www.terasic.com
[5] http://www.digikey.com/product-
highlights/es/terasic-de1soc-development-kit/52









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