2012 Tese Racamara

UNIVERSIDADE FEDERAL DO CEAR
CENTRO DE TECNOLOGIA
PROGRAMA DE PS-GRADUAO EM ENGENHARIA ELTRICA

ANLISE COMPARATIVA DE DESEMPENHO DE
CONVERSORES CA-CC MONOFSICOS UTILIZANDO
FPGA PARA APLICAO EM NO-BREAKS

Raphael Amaral da Cmara

Fortaleza
Novembro de 2012

ii
RAPHAEL AMARAL DA CMARA

ANLISE COMPARATIVA DE DESEMPENHO DE
CONVERSORES CA-CC MONOFSICOS UTILIZANDO
FPGA PARA APLICAO EM NO-BREAKS

Tese submetida Universidade Federal do
Cear como parte dos requisitos para obteno
do grau de Doutor em Engenharia Eltrica.

Orientador: Prof. Dr. Ccero Marcos Tavares
Cruz
Co-orientador: Prof. Dr. Ren Pastor Torrico-
Bascop

Fortaleza
Novembro de 2012

Dados Internacionais de Catalogao na Publicao
Universidade Federal do Cear
Biblioteca de Ps-Graduao em Engenharia - BPGE

C174a Cmara, Raphael Amaral da.
Anlise comparativa de desempenho de conversores CA/CC monofsicos utilizando EPGA para
aplicao em no-breaks / Raphael Amaral da Cmara 2012.
205 f. : il. enc. ; 30 cm.

Tese (doutorado) Universidade Federal do Cear, Centro de Tecnologia, Programa de Ps-
Graduao em Engenharia Eltrica, Fortaleza, 2012
rea de Concentrao: Eletrnica de potncia e acionamento de mquinas.
Orientao: Prof. Dr. Ccero Marcos Tavares Cruz.
Coorientao: Prof. Dr. Ren Pastor Torrico-Bascop.

1. Engenharia Eltrica. 2. Eletrnica de potncia. 3. Conversores de corrente eltrica. I. Ttulo.

CDD 621.3

iii

iv

A persistncia realiza o impossvel.
(Ditado chins)

Tudo o que, na orao, perdirdes com f, vs o recebereis.
(Mt 21, 22)

v

A Deus,
Meu Criador, Salvador e Consolador!
Aos meus pais Edel e Wilson,
minha esposa Amanda
e nossos filhos Thvyne Sophia e Raphael Mikhail,
A todos os familiares e amigos,
Eu dedico esse trabalho.

vi
AGRADECIMENTOS

CAPES que contribuiu em parte com o apoio financeiro necessrio realizao
desse trabalho e desenvolvimento cientfico.
Ao professor Ccero Marcos Tavares Cruz por suas valiosas orientaes, amizade,
fora e disponibilidade durante todo este tempo, da graduao ao doutorado. Agradeo a
confiana em mim depositada. Quero tambm agradecer ao co-orientador professor Ren
Pastor Torrico-Bascop por todas as suas valiosas e criteriosas colaboraes desde o incio do
curso durante as disciplinas, passando pela concepo desta tese e grande auxlio em sua
execuo atravs de conselhos e disponibilidade fsica e material.
Aos professores do Departamento de Engenharia Eltrica da UFC, Fernando Antunes,
Luiz Henrique, Demercil, Artur, Bismarck e a todos os servidores Rafael, Mrio e
Geraldinho, responsveis diretamente ou indiretamente pela minha formao na graduao,
mestrado e doutorado. Deixo aqui meu agradecimento especial ao professor Paulo Praa pela
grande colaborao e incentivo no uso do controle digital, pelo companheirismo e enorme
amizade.
Aos meus amigos e colegas de ps-graduao (em ordem alfabtica): Andr, Davi
J oca, Elmano, Fabola, Hermnio, Lincoln, Ranoyca, Samuel J , Serginho, por todas as etapas
que foram vencidas, companheirismo e contribuies tcnicas. Ao tcnico do GPEC, Pedro
Augusto, um agradecimento especial pelas contribuies prticas e tcnicas e pela amizade.
Aos meus colegas professores da Universidade Federal Rural do Semirido (em ordem
alfabtica): Adelson, Adriano Aaron, Augusto Pavo, Bruno Emanuel, Fabiana, Francisco
Targino, Humberto, Idalmir, Patrocnio, pelo apoio, incentivo e compreenso para que eu
pudesse chegar a este momento de titulao e um agradecimento especial aos Profs. Gustavo
Henn e Victor Aguiar pelo companheirismo e amizade.
Aos meus amigos mais antigos (em ordem alfabtica): Aldiel, Babim, Branquim,
Deivid, Dielle, Gessi, Ivina, Iviane, J ackson, J onhny, J nior, Larissa, Mrcio, Ricardo, Trcio,
Tidy e Vilemar por todos os momentos de entretenimento, futebol e metal e, ao meus novos
amigos (em ordem alfabtica): Aclinton e Paula, Beron e Mrcia, Igor e Izabel, Rocha J nior
e Elen, Svio e Luzirane, por todos os momentos adultos de convivncia de casais e filhos.
A meus amigos de infncia Rondinelle, Mickaele, Marcelo, Liana, Rosa, Marquinhos,
Neto, Aritana, Narclio, Nen, Mrcio, Paulinho, Lano, Nilzinha, Marta, Marna, Wilame,
Sara, Samuel, Daniel, Hlio, Marciano, Rafael Coco, Rafael Pipoca, Ilton e Cntia por
todos os momentos de uma infncia feliz e formadora do meu carter.

vii
A todos os meus familiares, em especial, aos meus avs Alicio e Cidoca por sempre
incentivarem minha formao profissional e pelas grandes ajudas nos momentos de maiores
necessidades em minha vida.
minha amada esposa Amanda que sempre me apoiou para a concluso deste
trabalho com incentivo e muito amor e que compreendeu os momentos difceis. Aos meus
filhos Thvyne Sophia e Raphael Mikhail que me ensinam a cada dia com suas conquistas e
realizaes.
todas as pessoas que por motivo de esquecimento no foram citadas anteriormente,
vou deixando neste espao minhas sinceras desculpas.

viii
da Cmara, R. A. Anlise Comparativa de Desempenho de Conversores CA-CC
Monofsicos Utilizando FPGA para Aplicao em No-breaks, Universidade Federal do
Cear UFC, 2012, 232p.

Esta tese de doutorado apresenta duas novas topologias de conversores CA-CC com uso de
neutro comum: conversor de cinco nveis intercalado e conversor de cinco nveis tipo T. Alm
disso, uma nova forma de implementao da tcnica de controle indireto da corrente (Indirect
Current Control - ICC) apresentada. Assim, para comprovao da praticidade dos
conversores apresentados, toma-se como base o conversor CA-CC de trs nveis convencional
e ento realizada uma anlise comparativa de desempenho entre esses trs conversores CA-
CC monofsicos para aplicao em no-breaks. Os conversores analisados possuem como
caracterstica comum a correo do fator de potncia, o controle digital realizado por FPGA e
a conexo da fonte de alimentao com o estgio de sada, facilitando o uso de inversor e by-
pass para no-breaks. O primeiro conversor analisado o conversor de trs nveis
convencional que apresenta como principal caracterstica o reduzido nmero de componentes.
O segundo conversor analisado o conversor de cinco nveis intercalado que apresenta como
principal caracterstica as reduzidas perdas de comutao e conduo. Finalmente, o terceiro
conversor analisado o conversor de cinco nveis tipo T que apresenta como principais
caractersticas: reduzidas perdas de comutao e conduo; os elementos magnticos operam
com o dobro da frequncia de comutao reduzindo desta maneira o peso e o volume. A
anlise terica dos conversores monofsicos, os conceitos bsicos sobre o controle digital e a
tcnica de modulao, a metodologia de projeto, simulao e resultados experimentais dos
prottipos construdos so apresentados para validar o princpio de funcionamento dos
conversores propostos.

Palavras-Chave: anlise comparativa, clula de comutao tipo T, correo de fator de
potncia, FPGA, no-break, conversores CA-CC.

ix
da Cmara, R. A. Comparative Analysis of Performance of Single Phase AC-DC Converters
Using FPGA for UPS Applications, Universidade Federal do Cear UFC, 2012, 232p.

This thesis presents two novel topologies of AC-DC converters with common neutral: five-
level interleaved converter and five-level T type converter. Besides, a novel type of
implementation of Indirect Current Control (ICC) is also presented. Thus, a comparative
analysis of performance between three single phase AC-DC converters for UPS applications
is realized. The analyzed converters have as common characteristics: power factor correction,
digital control using FPGA and connection between input power supply and converter output
enabling the use of UPS inverter and by-pass. The first one analyzed converter is the
conventional three level converter which presents as main feature reduced numbers of power
semiconductors and components. The second one analyzed converter is the five level
interleaving converter which presents as main feature reduced conduction and commutation
losses. Finally, the last one analyzed converter is the T type five level converter which
presents as main features: reduced conduction and commutation losses and magnetic
components operating with the double of switching frequency reducing weight and volume.
Theoretical analysis of the single phase converters, basics concepts of digital control and
modulation technique, design procedure, simulation and experimental results of lab models
are presented in order to validate the principle of operation of the proposed converters.

Keywords: comparative analysis, T type switching cell, power factor correction,
FPGA, UPS, AC-DC converters

x
SUMRIO

LISTA DE FIGURAS .............................................................................................................xiv
LISTA DE TABELAS ...........................................................................................................xxii
SIMBOLOGIA......................................................................................................................xxiii
INTRODUO GERAL ........................................................................................................... 1
CAPTULO 1
CONVERSORES MONOFSICOS CA-CC COM CORREO DO FATOR DE
POTNCIA: TOPOLOGIAS E TCNICAS DE CONTROLE................................................. 4
1.1 Introduo.................................................................................................................... 4
1.2 Topologias de Conversores Monofsicos CA-CC....................................................... 5
1.3 Tcnicas de Controle para Conversores CA-CC....................................................... 11
1.4 Gerao da Clula de Comutao Tipo T.................................................................. 16
1.5 Motivao e Proposta de Tese de Doutorado............................................................ 19
1.6 Concluses................................................................................................................. 22
CAPTULO 2
TCNICA DE CONTROLE DIGITAL USANDO FPGA...................................................... 23
2.1 Introduo.................................................................................................................. 23
2.2 FPGAs (Field Programmable Gate Arrays) ............................................................. 23
2.2.1 Arquitetura do FPGA ....................................................................................... 24
2.2.2 Programao no FPGA.................................................................................... 28
2.2.3 O FPGA EP2C20F484C .................................................................................. 29
2.3 Tratamento de Sinais Utilizado para Aplicao ao FPGA........................................ 30
2.3.1 Amostragem...................................................................................................... 31
2.3.2 Circuitos Conversores A/D e D/A e de Interface ............................................. 33
2.4 Tcnica de Controle Aplicada ao FPGA................................................................... 35
2.5 Funes de Transferncia Discretizadas.................................................................... 38
2.6 Programao do FPGA.............................................................................................. 45
2.7 Circuitos de Drivers .................................................................................................. 48
2.8 Concluses................................................................................................................. 48
CAPTULO 3
CONVERSOR CA-CC MONOFSICO DE TRS NVEIS CONVENCIONAL ............. 50
3.1 Introduo.................................................................................................................. 50
3.2 Anlise Qualitativa .................................................................................................... 50
xi
3.2.1 Topologia e Princpio de Funcionamento........................................................ 50
3.2.2 Etapas de Operao Semiciclo Positivo da Tenso de Entrada ................... 52
3.2.3 Etapas de Operao Semiciclo Negativo da Tenso de Entrada.................. 54
3.3 Anlise Quantitativa do Estgio de Potncia............................................................. 57
3.3.1 Operao em Regime Permanente ................................................................... 57
3.3.2 Determinao do Ganho Esttico .................................................................... 58
3.3.3 Variao da Razo Cclica............................................................................... 58
3.3.4 Determinao da Ondulao de Corrente de Entrada .................................... 59
3.3.5 Determinao da Ondulao de Tenso no Capacitor C1 .............................. 61
3.3.6 Anlise dos Esforos de Tenso e Corrente no Conversor .............................. 65
3.4 Modelagem do Circuito de Potncia ......................................................................... 68
3.5 Exemplo de Projeto ................................................................................................... 72
3.5.1 Especificaes e Consideraes....................................................................... 72
3.5.2 Dimensionamento dos Componentes................................................................ 72
3.5.3 Projeto do Estgio de Controle........................................................................ 75
3.6 Rendimento Terico .................................................................................................. 80
3.6.1 Modelagem de Perdas ...................................................................................... 80
3.6.2 Clculo Trmico ............................................................................................... 85
3.7 Resultados de Simulao e Experimentais ................................................................ 85
3.8 Concluses................................................................................................................. 96
CAPTULO 4
CONVERSOR CA-CC MONOFSICO DE CINCO NVEIS INTERCALADO.................. 97
4.1 Introduo.................................................................................................................. 97
4.2 Anlise Qualitativa .................................................................................................... 97
4.2.1 Topologia e Princpio de Funcionamento........................................................ 97
4.2.2 Etapas de Operao para o Modo de No Sobreposio .............................. 100
4.2.3 Etapas de Operao para o Modo de Sobreposio...................................... 104
4.3 Anlise Quantitativa do Estgio de Potncia........................................................... 107
4.3.1 Operao em Regime Permanente ................................................................. 107
4.3.2 Determinao do Ganho Esttico .................................................................. 107
4.3.3 Variao da Razo Cclica............................................................................. 108
4.3.4 Determinao da Ondulao de Corrente de Entrada .................................. 109
4.3.5 Determinao da Ondulao de Tenso ........................................................ 111
4.3.6 Anlise dos Esforos de Tenso e Corrente no Conversor ............................ 112
xii
4.4 Modelagem do Circuito de Potncia ....................................................................... 115
4.5 Exemplo de Projeto ................................................................................................. 116
4.5.1 Especificaes e Consideraes..................................................................... 116
4.5.2 Dimensionamento dos Componentes.............................................................. 116
4.5.3 Projeto do Estgio de Controle...................................................................... 119
4.6 Rendimento Terico ................................................................................................ 120
4.7 Resultados de Simulao e Experimentais .............................................................. 123
4.8 Concluses............................................................................................................... 134
CAPTULO 5
CONVERSOR CA-CC MONOFSICO DE CINCO NVEIS TIPO T................................ 136
5.1 Introduo................................................................................................................ 136
5.2 Anlise Qualitativa .................................................................................................. 136
5.2.1 Topologia e Princpio de Funcionamento...................................................... 136
5.2.2 Etapas de Operao para o Modo de No Sobreposio .............................. 138
5.2.3 Etapas de Operao para o Modo de Sobreposio...................................... 142
5.3 Anlise Quantitativa do Estgio de Potncia........................................................... 145
5.3.1 Operao em Regime Permanente ................................................................. 145
5.3.2 Determinao do Ganho Esttico .................................................................. 145
5.3.3 Variao da Razo Cclica............................................................................. 146
5.3.4 Determinao da Ondulao de Corrente de Entrada .................................. 147
5.3.5 Determinao da Ondulao de Tenso ........................................................ 150
5.3.6 Anlise dos Esforos de Tenso e Corrente no Conversor ............................ 150
5.4 Modelagem do Circuito de Potncia ....................................................................... 154
5.5 Exemplo de Projeto ................................................................................................. 155
5.5.1 Especificaes e Consideraes..................................................................... 155
5.5.2 Dimensionamento dos Componentes.............................................................. 155
5.5.3 Projeto do Estgio de Controle...................................................................... 158
5.6 Rendimento Terico ................................................................................................ 159
5.7 Resultados de Simulao e Experimentais .............................................................. 163
5.8 Concluses............................................................................................................... 176
CAPTULO 6
ANLISE COMPARATIVA DE DESEMPENHO DOS TRS CONVERSORES CA-CC
MONOFSICOS ESTUDADOS........................................................................................... 178
6.1 Introduo................................................................................................................ 178
xiii
6.2 Anlise dos Principais Parmetros dos Conversores............................................... 178
6.3 Anlise do Rendimento ........................................................................................... 182
6.4 Anlise do Peso e Volume....................................................................................... 183
6.5 Anlise do Desempenho Dinmico ......................................................................... 184
6.6 Concluses............................................................................................................... 185
CONCLUSO GERAL ......................................................................................................... 186
REFERNCIAS BIBLIOGRFICAS................................................................................... 191
APNDICE A.........................................................................................................................197
APNDICE B.........................................................................................................................202

xiv
LISTA DE FIGURAS

Fig. 1.1 Topologia do conversor boost clssico com CFP. ..................................................... 6
Fig. 1.2 Topologias de conversores usando a tcnica de paralelismo de conversores: (a)
boost em paralelo [11]; (b) boost intercalado [12-14]. ............................................................... 6
Fig. 1.3 Aplicao de clulas de comutao PWM: (a) dois estados; (b) trs estados [16]. ... 7
Fig. 1.4 Topologia do conversor duplo boost com CFP: (a) indutor no lado CA [17]; .......... 8
Fig. 1.5 (a) Topologia do conversor duplo boost com um interruptor [19]; (b) aplicando a
clula de comutao de trs estados [20]. .................................................................................. 9
Fig. 1.6 Topologia do conversor boost bridgeless com CFP. ................................................. 9
Fig. 1.7 Topologia do conversor boost de trs nveis............................................................ 10
Fig. 1.8 Configuraes bsicas de interruptores bidirecionais (i), (ii) e (iii)......................... 10
Fig. 1.9 Topologia do conversor boost de trs nveis convencional com interruptor
bidirecional. .............................................................................................................................. 11
Fig. 1.10 Diagrama funcional da tcnica de controle por conduo descontnua. ................ 12
Fig. 1.11 Diagrama funcional da tcnica de controle por conduo crtica. ......................... 12
Fig. 1.12 Diagrama funcional do controle por histerese........................................................ 13
Fig. 1.13 Diagrama funcional do controle por corrente de pico............................................ 13
Fig. 1.14 Diagrama funcional do controle por corrente mdia.............................................. 14
Fig. 1.15 Diagrama funcional do autocontrole. ..................................................................... 15
Fig. 1.16 Diagrama funcional do controle em cada ciclo. ..................................................... 15
Fig. 1.17 Gerao da clula de comutao Tipo T. ............................................................... 17
Fig. 1.18 Gerao da clula de comutao Tipo T de 3 enrolamentos.................................. 18
Fig. 1.19 Clula de comutao multinvel de n estados. ....................................................... 19
Fig. 1.20 Configurao bsica de um no-break on-line com CFP. ....................................... 19
Fig. 1.21 Configurao de um no-break on-line no isolado com CFP. ............................... 20
Fig. 1.22 Topologia do conversor CA-CC boost de trs nveis convencional com CFP. ..... 21
Fig. 1.23 Topologia do conversor CA-CC boost intercalado de trs nveis com CFP. ......... 21
Fig. 1.24 Topologia do conversor CA-CC boost de cinco nveis aplicado a clula de
comutao tipo T. ..................................................................................................................... 21
Fig. 2.1 Arquitetura tpica de um FPGA. .............................................................................. 25
Fig. 2.2 - Estrutura da clula lgica do FPGA EP2C20F484C7. ............................................. 26
Fig. 2.3 Estrutura do bloco de multiplicao do FPGA EP2C20F484C7. ............................ 27
Fig. 2.4 Rede de distribuio de clock................................................................................... 27
xv
Fig. 2.5 Placa de desenvolvimento Cyclone II Starter Kit da Altera..................................... 30
Fig. 2.6 Diagrama de blocos da placa de desenvolvimento [61]. .......................................... 30
Fig. 2.7 (a) Sistema de controle analgico. (b) Sistema de controle digital. ......................... 31
Fig. 2.8 Discretizao de um sinal contnuo u(t) em sinal discreto u(kT). ............................ 32
Fig. 2.9 Circuitos de interface dos conversores A/D. ............................................................. 33
Fig. 2.10 Circuitos de interface de medio das tenses de sada. ........................................ 34
Fig. 2.11 Circuitos de interface de medio da corrente de entrada...................................... 35
Fig. 2.12 Conversor D/A tipo R-2R de 8 bits........................................................................ 35
Fig. 2.13 Diagrama funcional bsico do controle por corrente mdia de entrada para CFP e
suas principais formas de onda. ................................................................................................ 36
Fig. 2.14 Diagrama funcional do OCC e suas principais formas de onda............................. 36
Fig. 2.15 Diagrama funcional do controle ICC e suas principais formas de onda. ............... 37
Fig. 2.16 Principais formas de onda do ICC para CFP. ........................................................ 38
Fig. 2.17 Diagrama mostrando a correspondncia entre um caminho de pontos na faixa
primria do plano s e o caminho correspondente no crculo unitrio do plano z. .................... 40
Fig. 2.18 Sistema discreto em malha fechada. ...................................................................... 41
Fig. 2.19 Diagramas mostrando o mapeando do plano s para o plano z e do plano z para o
plano w. .................................................................................................................................... 42
Fig. 2.20 Diagrama de blocos completo do controle digital realizado no Quartus II Web
Edition. ..................................................................................................................................... 45
Fig. 2.21 Diagrama de blocos do gerenciamento de clock e gerao das portadoras............ 46
Fig. 2.22 Diagrama de blocos do compensador digital e tenso de controle. ....................... 47
Fig. 2.23 Diagrama de blocos dos multiplicadores e moduladores PWM. ........................... 47
Fig. 2.24 Esquemtico bsico do circuito de driver utilizado para o acionamento dos
interruptores.............................................................................................................................. 48
Fig. 3.1 Topologia do conversor CA-CC de trs nveis convencional com interruptores e
diodos em paralelo............................................................................................................ 51
Fig. 3.2 Formas de onda da tenso de entrada e tenso V
AO
para o conversor monofsico de
trs nveis.......................................................................................................................... 52
Fig. 3.3 1 etapa de operao do conversor para o semiciclo positivo da tenso de entrada. 53
Fig. 3.4 2 etapa de operao do conversor para o semiciclo positivo da tenso de entrada. 53
Fig. 3.5 Principais formas de onda idealizadas para o semiciclo positivo da tenso de
entrada. ............................................................................................................................. 54
Fig. 3.6 1 etapa de operao do conversor para o semiciclo negativo da tenso de entrada.
xvi
.......................................................................................................................................... 55
.......................................................................................................................................... 55
Fig. 3.8 Principais formas de onda idealizadas para o modo de operao de sobreposio.. 56
Fig. 3.9 Circuito do conversor de trs nveis para o semiciclo positivo da tenso de entrada.
.......................................................................................................................................... 57
Fig. 3.10 Variao da razo cclica em funo do tempo para um perodo da tenso de
entrada. ............................................................................................................................. 59
Fig. 3.11 Variao da ondulao da corrente parametrizada para meio perodo da rede. ..... 60
Fig. 3.12 Circuito equivalente do estgio de sada do conversor para o semiciclo positivo da
tenso de entrada. ............................................................................................................. 62
Fig. 3.13 Forma de onda da corrente no capacitor de filtro C1 para um perodo da rede. .... 62
Fig. 3.14 Forma de onda das tenses parametrizadas nos capacitores C1 e C2 e da tenso de
sada total parametrizada para um perodo da rede. ......................................................... 65
Fig. 3.15 Diagrama de blocos do controle do conversor por ICC. ........................................ 69
Fig. 3.16 Modelo do conversor para determinao da funo de transferncia G(s). ........... 70
Fig. 3.17 Diagrama de Bode da funo de transferncia do compensador. .......................... 71
Fig. 3.18 Diagrama de blocos do controle do conversor. ...................................................... 75
Fig. 3.19 Diagrama de Bode da funo de transferncia FTMA(s). (a) Ganho, (b) Fase. .... 77
Fig. 3.20 Diagrama de Bode da funo de transferncia C(s). (a) Ganho, (b) Fase.............. 78
Fig. 3.21 Diagrama de Bode da funo de transferncia FTLA(s). (a) Ganho, (b) Fase. ..... 78
Fig. 3.22 Curva de sada caracterstica de sada do IGBT IRGP50B60PD........................... 82
Fig. 3.23 Formas de onda da tenso e corrente de entrada. ................................................... 86
Fig. 3.24 Formas de onda da tenso e da corrente de sada do conversor para plena carga.. 86
Fig. 3.25 Formas de onda da tenso e corrente no indutor L
b
na frequncia da rede............ 87
b
na frequncia de comutao. 87
Fig. 3.27 Formas de onda da tenso e corrente no interruptor S1 na frequncia da rede...... 88
Fig. 3.28 Formas de onda da tenso e corrente no interruptor S1 na frequncia de
comutao. ........................................................................................................................ 88
Fig. 3.29 Formas de onda da tenso e corrente no diodo D1 na frequncia da rede. ............ 89
Fig. 3.30 Formas de onda da tenso e corrente no diodo D1 na frequncia de comutao... 89
Fig. 3.31 Formas de onda das tenses de sada e corrente de sada para um degrau de carga
de 50% para carga nominal. ............................................................................................. 90
Fig. 3.32 Formas de onda dos principais sinais de controle do conversor: v
m
, v
c
e V
iinamost
. 90
Fig. 3.33 Vista geral do prottipo implementado em laboratrio usando FPGA. ................. 91
Fig. 3.34 Resultados experimentais: 1. Tenso de entrada (100V/div); 2. Corrente de entrada
(50A/div); 3. Tenso de sada V
o1
(100V/div); 4. Tenso de sada V
o2
(100V/div); 5.
Tenso de sada total (100V/div). Tempo (5ms/div). ....................................................... 91
xvii
Fig. 3.35 Espectro harmnico da corrente de entrada. .......................................................... 92
Fig. 3.36 Formas de onda sobre L
b
. (a) na frequncia da rede: 1. Tenso (100V/div), 2.
Corrente (50A/div), tempo (5ms/div); (b) na frequncia de comutao: 1. Tenso
(100V/div), 2. Corrente (20A/div), tempo (20s/div). ..................................................... 92
Fig. 3.37 Formas de onda no interruptor S1. (a) na frequncia da rede: 1. Tenso
(100V/div); 2. Corrente (10A/div); tempo (5ms/div). (b) na frequncia de comutao: 1.
Tenso (100V/div); 2. Corrente (20A/div), tempo (20s/div).. ....................................... 93
Fig. 3.38 Detalhe da comutao (a) no acionamento do interruptor (100V/div, 10A/div); (b)
no bloqueio do interruptor (100V/div, 10A/div). Tempo (200ns/div). ............................ 93
Fig. 3.39 Formas de onda no diodo D1. (a) na frequncia da rede: 1. Tenso (100V/div); 2.
Corrente (5A/div); tempo (5ms/div). (b) na frequncia de comutao: 1. Tenso
(100V/div); 2. Corrente (5A/div); tempo (20s/div)........................................................ 94
Fig. 3.40 Detalhe da comutao (a) no acionamento do diodo (100V/div, 5A/div); (b) no
bloqueio do interruptor (100V/div, 5A/div). Tempo (500ns/div). ................................... 94
Fig. 3.41 Formas de onda das tenses de sada em cada capacitor, no barramento total e
corrente de carga (10A/div, 100V/div, 100V/div, 100V/div, 200ms/div)........................ 95
Fig. 3.42 Formas de onda dos principais sinais de controle do retificador: v
m
, v
isample
e v
c
. . 95
Fig. 3.43 Curva de rendimento do conversor de trs nveis convencional. ........................... 96
Fig. 4.1 - (a) conversor de trs nveis convencional; (b) clula de comutao intercalada; (c)
conversor de cinco nveis intercalado obtido. .................................................................. 98
Fig. 4.2 Topologia do conversor monofsico de cinco nveis intercalado proposto. ............ 98
Fig. 4.3 Modos de operao do conversor em um perodo da rede. ...................................... 99
Fig. 4.4 Formas de onda da tenso de entrada e tenses V
AO
e V
AO
para o conversor de
cinco nveis intercalado. ................................................................................................. 100
Fig. 4.5 - Formas de onda da tenso de entrada e tenso total (V
AO
+ V
AO
) para o conversor
de cinco nveis intercalado. ............................................................................................ 100
Fig. 4.6 1 etapa de operao. .............................................................................................. 101
Fig. 4.7 2 e 4 etapa de operao. ....................................................................................... 101
Fig. 4.9 Principais formas de onda idealizadas para o modo de operao de no
sobreposio. .................................................................................................................. 103
Fig. 4.10 1 e 3 etapa de operao. ..................................................................................... 104
Fig. 4.11 2 etapa de operao. ............................................................................................ 105
Fig. 4.13 Principais formas de onda idealizadas para o modo de operao de sobreposio.
........................................................................................................................................ 106
entrada. ........................................................................................................................... 108
xviii
Fig. 4.15 Variao da ondulao da corrente parametrizada para meio perodo da rede. ... 110
Fig. 4.16 Forma de onda da corrente no capacitor de filtro C1 para um perodo da rede. .. 111
Fig. 4.17 Diagrama de blocos do controle do conversor por ICC. ...................................... 115
Fig. 4.18 Diagrama de blocos do controle do conversor. .................................................... 119
Fig. 4.19 Formas de onda da tenso e corrente de entrada. ................................................. 123
Fig. 4.20 Formas de onda da tenso e da corrente de sada do conversor para plena carga.
........................................................................................................................................ 124
b1
na frequncia da rede. ....... 124
Fig. 4.22 Formas de onda da tenso e corrente nos indutores e corrente de entrada na
frequncia de comutao: ............................................................................................... 125
Fig. 4.23 Formas de onda da tenso e corrente no interruptor S1 na frequncia da rede.... 125
comutao:...................................................................................................................... 126
Fig. 4.25 Formas de onda da tenso e corrente no diodo D1 na frequncia da rede. .......... 126
Fig. 4.26 Formas de onda da tenso e corrente no diodo D1 na frequncia de comutao: 127
de 50% para carga nominal. ........................................................................................... 127
m
, v
c
e V
iinamost
.
........................................................................................................................................ 128
Fig. 4.29 Vista geral do prottipo implementado em laboratrio. ...................................... 128
(50A/div); 3. Corrente em L
b1
o1
(100V/div); 5. Tenso
de sada V
o2
(100V/div); 6. Tenso de sada total (100V/div). Tempo (5ms/div). ........ 129
Fig. 4.31 Espectro harmnico da corrente de entrada. ........................................................ 129
b1
na frequncia da rede: 1. Tenso (100V/div); 2.
Corrente (20A/div); Tempo (5ms/div). .......................................................................... 130
Fig. 4.33 Formas de onda nos indutores L
b1
e L
b2
e da corrente de entrada na frequncia de
comutao: 1. V
Lb1
(100V/div), 2. V
Lb2
(100V/div), 3. I
Lb1
(10A/div), 4. I
Lb2
(10A/div), 5.
I
in
(10A/div), tempo (20s/div). (a) modo de no-sobreposio; (b) modo de
sobreposio ................................................................................................................... 130
Fig. 4.34 Formas de onda sobre S1 na frequncia da rede: 1. Tenso (200V/div); 2. Corrente
(20A/div); Tempo (5ms/div) .......................................................................................... 131
Fig. 4.35 Formas de onda no interruptor S1 na frequncia de comutao: 1. Tenso
(100V/div), 2. Corrente (10A/div), tempo (20s/div). (a) modo de no-sobreposio; (b)
modo de sobreposio. ................................................................................................... 131
Fig. 4.36 Detalhe da comutao (a) no acionamento do interruptor (50V/div, 5A/div); (b) no
bloqueio do interruptor (50V/div, 5A/div). Tempo (200ns/div). ................................... 132
Fig. 4.37 Formas de onda sobre D1 na frequncia da rede: 1. Tenso (200V/div); 2.
xix
Corrente (10A/div); Tempo (5ms/div). .......................................................................... 132
Fig. 4.38 Formas de onda no diodo D1 na frequncia de comutao: 1. Tenso (100V/div),
2. Corrente (10A/div), tempo (20s/div). (a) modo de no-sobreposio; (b) modo de
sobreposio. .................................................................................................................. 132
bloqueio do diodo (50V/div, 5A/div). Tempo (200ns/div). ........................................... 133
corrente de carga para um degrau de carga de 50% para carga nominal (50V/div,
50V/div, 100V/div, 5A/div, 200ms/div)......................................................................... 133
isample
, v
m
e v
c
. 134
Fig. 4.42 Curva de rendimento do conversor intercalado de cinco nveis........................... 134
Fig. 5.1 - (a) conversor de trs nveis convencional; (b) clula de comutao tipo T; (c)
conversor de cinco nveis tipo T obtido. ........................................................................ 137
Fig. 5.2 Topologia do conversor monofsico de cinco nveis tipo T proposto. .................. 137
AO
para o conversor monofsico de
cinco nveis. .................................................................................................................... 138
Fig. 5.7 Principais formas de onda idealizadas para o modo de operao de no
sobreposio. .................................................................................................................. 141
........................................................................................................................................ 144
entrada. ........................................................................................................................... 147
Fig. 5.13 Variao da ondulao da corrente parametrizada para meio perodo da rede. ... 148
Fig. 5.14 Forma de onda da corrente no capacitor de filtro C1 para um perodo da rede. .. 150
Fig. 5.15 Diagrama de blocos do controle do conversor por ICC. ...................................... 154
Fig. 5.16 Diagrama de blocos do controle do conversor. .................................................... 159
Fig. 5.17 Formas de onda da tenso e corrente de entrada. ................................................. 164
........................................................................................................................................ 164
Fig. 5.19 Formas de onda da tenso e corrente no indutor na frequncia da rede............... 165
Fig. 5.20 Formas de onda da tenso e corrente no indutor na frequncia de comutao: ... 165
Fig. 5.21 Formas de onda da tenso e corrente no enrolamento T1 na frequncia da rede. 166
xx
Fig. 5.22 Formas de onda da tenso e corrente no enrolamento T1 na frequncia de
comutao:...................................................................................................................... 166
Fig. 5.23 Formas de onda da tenso e corrente no interruptor S1 na frequncia da rede.... 167
comutao:...................................................................................................................... 167
Fig. 5.25 Formas de onda da tenso e corrente no diodo D1 na frequncia da rede. .......... 168
Fig. 5.26 Formas de onda da tenso e corrente no diodo D1 na frequncia de comutao: 168
de 50% para carga nominal. ........................................................................................... 169
m
, v
c
e V
iinamost
.
........................................................................................................................................ 169
Fig. 5.29 Vista geral do prottipo implementado em laboratrio usando FPGA. ............... 170
(50A/div); 3. Tenso de sada V
o1
o2
(100V/div); 5.
Tenso de sada total (100V/div). Tempo (5ms/div).. .................................................... 170
Fig. 5.31 Espectro harmnico da corrente de entrada. ........................................................ 171
b
na frequncia da rede: 1. Tenso (100V/div); 2. Corrente
(50A/div); Tempo (5ms/div). ......................................................................................... 171
Fig. 5.33 Formas de onda no indutor L
b
na frequncia de comutao: (a) modo de no-
sobreposio - 1. Tenso (100V/div), 2. Corrente (20A/div), tempo (10s/div); (b) modo
de sobreposio 1. Tenso (100V/div), 2. Corrente (10A/div),.tempo (10s/div). ..... 172
Fig. 5.34 Formas de onda no enrolamento T1 na frequncia de comutao: 1. Tenso
(100V/div), 2. Corrente (10A/div), tempo (10s/div). (a) modo de no-sobreposio; (b)
modo de sobreposio .................................................................................................... 172
Fig. 5.35 Formas de onda sobre S1 na frequncia da rede: 1. Tenso (200V/div); 2. Corrente
(20A/div); Tempo (5ms/div). ......................................................................................... 173
Fig. 5.36 Formas de onda no interruptor S1 na frequncia de comutao: (a) modo de no-
de sobreposio 1. Tenso (100V/div), 2. Corrente (10A/div),.tempo (10s/div). ..... 173
Fig. 5.37 Detalhe da comutao (a) no acionamento do interruptor (50V/div, 5A/div); (b) no
bloqueio do interruptor (50V/div, 10A/div). Tempo (200ns/div). ................................. 173
Fig. 5.38 Formas de onda sobre D1 na frequncia da rede: 1. Tenso (200V/div); 2.
Corrente (20A/div); Tempo (5ms/div) ........................................................................... 174
Fig. 5.39 Formas de onda no diodo D1 na frequncia de comutao: (a) modo de no-
de sobreposio 1. Tenso (100V/div), 2. Corrente (20A/div),.tempo (10s/div)...... 174
bloqueio do interruptor (50V/div, 10A/div). Tempo (200ns/div). ................................. 175
xxi
corrente de carga para um degrau de carga de 50% para carga nominal (50V/div,
50V/div, 100V/div, 5A/div, 100ms/div)......................................................................... 175
m
, v
isample
e v
c
. 176
Fig. 5.43 Curva de rendimento do conversor de cinco nveis. ............................................ 176
Fig. 6.1 Topologias dos conversores: (a) trs nveis convencional; (b) cinco nveis
intercalado; (c) cinco nveis tipo T. ................................................................................ 179
Fig. 6.2 Prottipos dos conversores: (a) trs nveis convencional; (b) cinco nveis
intercalado; (c) cinco nveis tipo T. ................................................................................ 180
Fig. 6.3 Curvas de rendimento dos trs conversores estudados. ......................................... 182
Fig. 6.4 Comparao das perdas nos trs conversores estudados........................................ 183
Fig. 6.5 Comparao do volume total nos elementos magnticos e peso nos trs conversores.
........................................................................................................................................ 184
Fig. 6.6 Degrau de carga de 50% para 100% da carga nominal: (a) conversor de trs nveis
convencional (10A/div, 100V/div, 100V/div, 100V/div, 200ms/div); (b) conversor de
cinco nveis intercalado (50V/div, 50V/div, 100V/div, 5A/div, 200ms/div); (c) conversor
de cinco nveis tipo T (50V/div, 50V/div, 100V/div, 5A/div, 100ms/div)..................... 185
Fig. B.1 - Esquemtico da placa de potncia dos conversores................................................203
Fig. B.2 - Esquemtico da placa de controle dos conversores................................................204
Fig. B.3 - Esquemtico da placa da fonte auxiliar..................................................................205

xxii
LISTA DE TABELAS

Tabela 2.1 Resumo das caractersticas da placa Cyclone II Starter Kit da Altera.................29
Tabela 3.1 Especificaes do projeto. ................................................................................... 72
Tabela 3.2 Parmetros adotados do projeto........................................................................... 72
Tabela 3.3 Resumo do projeto do indutor L
b
. ....................................................................... 73
Tabela 3.4 Parmetros necessrios para o clculo das perdas do indutor. ............................ 80
Tabela 3.5 Especificao do IGBT IRGP35B60PD. ............................................................. 81
Tabela 3.6 Especificao dos diodos. .................................................................................... 84
Tabela 4.1 Especificaes do projeto. ................................................................................. 116
Tabela 4.2 Parmetros adotados do projeto......................................................................... 116
b
. ..................................................................... 117
Tabela 4.4 Parmetros necessrios para o clculo das perdas do indutor. .......................... 120
Tabela 5.1 Especificaes do projeto. ................................................................................. 155
Tabela 5.2 Parmetros adotados do projeto......................................................................... 155
b
. ..................................................................... 156
Tabela 5.4 Resumo do projeto do autotransformador. ........................................................ 157
Tabela 5.5 Parmetros necessrios para o clculo das perdas do indutor. .......................... 160
Tabela 5.6 Parmetros necessrios para clculo das perdas do autotransformador. ........... 160
Tabela 6.1 Parmetros de projeto. ...................................................................................... 178
Tabela 6.2 Comparativa entre os resultados tericos, de simulao e experimentais obtidos
entre todos os conversores. ............................................................................................. 180
Tabela 6.3 Desempenho dos conversores............................................................................ 181
Tabela 6.4 Comparativa entre os pesos e volumes dos elementos magnticos dos
conversores. .................................................................................................................... 183
xxiii
SIMBOLOGIA
Smbolos utilizados no trabalho:
Smbolo Significado Unidade

Relao entre a tenso de sada e a tenso de pico da entrada -
Efeito pelicular dos condutores cm
Variao de fluxo Wb
B Variao da densidade do fluxo magntico T
in
I
Variao da corrente de entrada Ampre
1 C
I
Variao da corrente no capacitor C1 Ampre
L
I
Ondulao da corrente do indutor L Ampre
Q
Variao de carga no capacitor Coulomb
1 L
T
Elevao de temperatura no indutor L1 C
1 T
T
Elevao de temperatura no enrolamento T1 C
V Variao de tenso sobre o capacitor Volts
Vo Variao da tenso de sada Volt

Rendimento do conversor -
1 ngulo de transio entre os modos de operao do conversor rad
o

Permeabilidade do vcuo / H m

Resistividade do cobre cm
p

Frequncia do plo rad / s
z

Frequncia do zero rad / s
e
A
rea da janela da seo de um ncleo magntico
2
cm
e w
A A
Produto das reas de um ncleo magntico
4
cm
w
A
rea da janela de um ncleo magntico
2
cm
B Densidade de fluxo magntico T
C(s) Funo de transferncia do compensador
D

Razo cclica -
fio
d
Dimetro do fio cm
c
di
dt

Derivada da corrente de recuperao reversa do diodo intrseco do
IGBT
A
s

c
f
Freqncia de cruzamento Hertz
b
L
f
Freqncia de operao do indutor Hertz
r
f
Freqncia da rede de alimentao Hertz
xxiv
s
f
Freqncia de comutao dos interruptores Hertz
1 T
f
Freqncia de operao dos transformadores Hertz
zi
f
Freqncia do zero do compensador de corrente Hertz
zv
f
Freqncia do zero do compensador de tenso Hertz
in
fp
Fator de potncia da entrada -
( ) FTLA s
Funo de transferncia de lao aberto do controle -
( ) FTMA s
Funo de transferncia de malha aberta do controle -
( ) G s
Funo de transferncia da planta -
est
G
Ganho esttico do conversor -
i
G
Ganho da malha de corrente -
( )
pv
G s
Funo de transferncia da malha de tenso -
( )
v
G s
Funo de transferncia do compensador de tenso -
1
( ) H s
Ganho do sensor de tenso de sada -
H
2
(s) Funo de transferncia do modulador MOCC
I
in
Corrente de entrada Ampre
1 1
( )
efC
i
Corrente eficaz instantnea no capacitor C1 para razo cclica
menor que 0,5
Ampre
2 1
( )
efC
i
Corrente eficaz instantnea no capacitor C1 para razo cclica maior
que 0,5
Ampre
C
I
Corrente de coletor do IGBT

Ampre
1
( )
C
i t
Corrente instantnea no capacitor C1 Ampre
2
( )
C
i t
Corrente instantnea no capacitor C2 Ampre
1
( )
D
i t
Corrente instantnea no diodo D1 Ampre
2
( )
D
i t
3
( )
D
i t
4
( )
D
i t
1 efC
I
Corrente eficaz no capacitor C1 Ampre
I
efD1
Corrente eficaz no diodo D1 Ampre
efin
I
Corrente eficaz de entrada Ampre
b
efL
I
Corrente eficaz no indutor Ampre
efS
I
Corrente eficaz atravs do interruptor S

Ampre
1 efS
I
Corrente eficaz atravs do interruptor S1 Ampre
1
( )
efT
i t
Corrente eficaz instantnea no enrolamento T1 Ampre
1 efT
I
Corrente eficaz no enrolamento T1 do transformador Ampre
xxv
F
I
Corrente de conduo direta dos diodos Ampre
L
I
Corrente no indutor L Ampre
I
m
Corrente mnima do indutor L Ampre
I
M
Corrente mxima do indutor L Ampre
1 mdD
I
Corrente mdia no diodo D1 Ampre
1 mdS
I
Corrente mdia atravs do interruptor S1 Ampre
Io Corrente de sada do conversor Ampre
p
I
Corrente de pico da entrada Ampre
1 pD
I
Corrente de pico no diodo D1 Ampre
b
pL
I
Corrente de pico sobre o indutor Ampre
pS
I
Corrente de pico no interruptor S

Ampre
1 pS
I
Corrente de pico no interruptor S1 Ampre
1 pT
I
Corrente de pico no enrolamento T1 do transformador Ampre
( )
r
i
Corrente instantnea de entrada Ampre
rr
I
Corrente de recuperao do diodo intrnseco do IGBT Ampre
ref
I
Corrente de referncia do controle Ampre
1
( )
S
i t
Corrente instantnea no interruptor S1 Ampre
2
( )
S
i t
Corrente instantnea no interruptor S2 Ampre
1 T
I
Corrente no enrolamento T1 do transformador Ampre
2 T
I
3 T
I
4 T
I
1
( )
T
i t
Corrente instantnea no enrolamento T1 do transformador Ampre
J Densidade de corrente
2
/ A cm
K
E
Coeficiente de perdas por correntes parasitas -
K
H
Coeficiente de perdas por histerese -
K
o
Ganho do sensor de tenso -
k
p
Fator de utilizao do primrio -
k
t
Fator de topologia -
u
k
Fator de utilizao de um ncleo magntico -
K
vi
Ganho do compensador de tenso dB
w
k
Fator de utilizao da janela de um ncleo magntico -
xxvi
g
l
Entreferro de um ncleo magntico cm
MLT Comprimento mdio de uma espira cm
fios
N
Nmero de fios em paralelo -
b
L
N
Nmero de espiras do indutor L
b
-
1 T
N
Nmero de espiras do enrolamento T1 -
in
P
Potncia mdia de entrada Watt
1 condD
P
Perda por conduo do diodo D1 Watt
1 condS
P
Perda por conduo do interruptor S1 Watt
b
cuL
P
Perdas no cobre do indutor Watt
1 cuT
P
Perdas no cobre do transformador Watt
lim
P
Potncia limite para o conversor Watt
b
magL
P
Perdas magnticas no ncleo de ferrite do indutor Watt
1 magT
P
Perdas magnticas no ncleo de ferrite do transformador Watt
Po Potncia mdia de sada Watt
1 offS
P
Perda por bloqueio do interruptor S1 Watt
1 onS
P
Perda por entrada em conduo do interruptor S1 Watt
t
P
Perdas totais nos semicondutores Watt
total
P
Perdas totais do conversor Watt
1 totalS
P
Perdas totais do interruptor S1 Watt
thcs
R
Resistncia trmica cpsula-dissipador / C W
thda
R
Resistncia trmica entre o dissipador e o ambiente / C W
thjc
R
Resistncia trmica juno-cpsula / C W
1 thL
R
Resistncia trmica do ncleo do indutor L1 / C W
1 thT
R
Resistncia trmica do ncleo do transformador / C W
T

Perodo de comutao dos interruptores s
T
a
Temperatura ambiente C
T
j
Temperatura da juno C
on
T
Perodo de conduo dos interruptores s
V
c
Tenso de controle Volt
1 C
V
Tenso sobre o capacitor C1 Volt
2 C
V
Tenso sobre o capacitor C2 Volt
V
CE
Tenso coletor-emissor IGBT Volt
xxvii
V
CEO
Tenso de limiar do IGBT Volt
V
CEN
Tenso de saturao do IGBT Volt
1 D
V
Tenso sobre o diodo D1 Volt
e
V
Volume do ncleo de ferrite
3
cm
V
F
Queda de tenso direta Volt
V
GS
Tenso gate-source Volt
V
in
Tenso de entrada Volt
L
V
Tenso no indutor L Volt
Vo Tenso de sada Volt
V
o1
Tenso de sada 1 Volt
p
V
Tenso de pico de entrada Volt
pk
V
Amplitude da onda dente de serra Volt
1 S
V
Tenso sobre o interruptor S1 Volt
1 T
V
Tenso sobre o enrolamento T1 Volt

Acrnimos e Abreviaturas:
Smbolo Significado
CC Corrente Contnua
CA Corrente Alternada
IGBT Insulated Gate Bipolar Transsistor
MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
PFC Power Factor correction
PWM Pulse Width Modulation
THD Total Harmonic Distortion
UFC Universidade Federal do Cear
UPS Uninterruptible Power System

Raphael Amaral da Cmara Tese de Doutorado Introduo Geral

1
INTRODUO GERAL

A atual sociedade de consumo, aliada ao crescimento global econmico, social e de
avanos tecnolgicos e cientficos, apresenta uma grande e crescente demanda por
equipamentos que processam eletronicamente a energia eltrica. Dessa forma, esses
equipamentos processadores de energia eltrica podem ser aplicados, dentre outros lugares,
em: plantas industriais; sistemas de transporte de massa; no uso domstico, comercial e
hospitalar; em sistemas de informao e telecomunicaes.
na utilizao desses equipamentos que a Eletrnica de Potncia vem se destacando
com um importante lugar no desenvolvimento de novas tecnologias, onde as pesquisas
buscam a concepo de novas topologias de conversores estticos, tcnicas de controle e/ou
tcnicas de comutao que apresentem cada vez mais vantagens de ordem prtica, baixo peso,
baixo custo, pequeno volume e elevada eficincia associada com elevada robustez e
confiabilidade e, que interfiram de forma mnima nas fontes de energia e demais
equipamentos.
Um equipamento que se destaca dentro da eletrnica de potncia por sua capacidade de
fornecer energia eltrica de forma adequada e com qualidade para cargas crticas, mesmo com
os distrbios e interrupes da tenso de fornecimento da concessionria de energia eltrica,
o Sistema de Alimentao de Potncia Ininterrupta, traduo do nome em ingls
Uninterruptible Power System (UPS), definida por [1] e conhecida popularmente no Brasil
como No-break, mesmo nome adotado pela norma brasileira [2]. Esses equipamentos podem
ser compostos por unidades monofsicas ou trifsicas. Por serem ideais para estes tipos de
cargas, a demanda por sistemas no-break tanto no Brasil como no mundo grande. Com essa
demanda se desenvolveu uma forte e grande indstria para esse tipo de equipamento.
Os no-breaks, segundo [2, 3], podem ser classificados em trs tipos: On-line, Interativo
e Off-line. O no-break do tipo on-line amplamente reconhecido como uma topologia
superior em desempenho, condicionamento de energia e proteo carga, sendo o mais
indicado para cargas crticas por processar energia com qualidade durante todo seu
funcionamento [4]. Basicamente, um no-break on-line com correo de fator de potncia,
apresenta um estgio retificador de entrada (converso CA-CC), estgio pr-regulador, banco
de baterias, um estgio de sada composto por um inversor (converso CC-CA) e by-pass.


2
Diversas topologias de conversores estticos j foram estudadas e tm sido empregadas
como estgios retificadores e pr-reguladores com elevado fator de potncia em no-breaks.
Paralelo a isso, diferentes tcnicas de controle e/ou comutao tm sido utilizadas.
Outro fato que merece destaque so as mudanas e evolues crescentes em outras reas
da engenharia, especialmente na eletrnica digital. Esta vem disponibilizando ferramentas e
componentes que tm colaborado no controle de conversores estticos. O uso do controle
digital em microcontroladores como o PIC, dsPIC, DSP e FPGA, dentre outros, vm
assumindo um importante papel nas aplicaes que envolvem o processamento eletrnico de
energia, incluindo os no-breaks.
Dessa forma, a presente tese tem por objetivo apresentar duas novas topologias de
conversores CA-CC monofsicos com aplicao voltada ao estgio de entrada de um no-
break, onde uma topologia dita clssica ainda adicionada as outras duas para realizar uma
anlise comparativa entre esses trs tipos de topologias, capazes de operar com elevado fator
de potncia e baixa distoro harmnica da corrente de entrada. O controle utilizado ser
baseado em tcnicas digitais e implementado com o uso de um FPGA.
So estudados os conversores monofsicos CA-CC de trs nveis convencional, de cinco
nveis tipo T e de cinco nveis intercalados, cujas exigncias so:
Fluxo de potncia unidirecional;
Tenso de sada regulada;
Filtro de sada capacitivo;
Ausncia de indutores de baixa frequncia;
Sem isolamento.
Alm disso, a presente tese tem como objetivo o estudo e implementao, por meio de
tcnica de controle digital via FPGA, do controle dos conversores CA-CC monofsicos,
visando os seguintes aspectos:
Regulao da tenso total de sada;
Equilbrio das tenses de sada;
Alto fator de potncia.
Esse trabalho segue a seguinte estrutura:


3
No Captulo 1, apresentam-se as principais topologias e tcnicas de controle utilizadas
para correo do fator de potncia. apresentada a motivao do trabalho junto com as
topologias de conversores CA-CC a serem analisadas.
No Captulo 2, apresentam-se noes bsicas de conceitos a respeito do controlador
FPGA utilizado, circuitos de interface do controle com a potncia, a tcnica de controle
adotada com noes bsicas, mtodos convencionais para projetos em sistemas de controle
digital e programao do controle adotado no FPGA utilizado.
Nos Captulos 3, 4 e 5 so realizados os estudos tericos dos conversores CA-CC
monofsico de trs nveis convencional (Captulo 3), de cinco nveis intercalado (Captulo 4)
e o de cinco nveis tipo T (Captulo 5) apresentando o princpio de funcionamento, as
equaes que descrevem os esforos de tenso e corrente nos componentes de cada topologia,
a modelagem dinmica dos conversores, a modelagem de perdas e rendimento terico,
exemplos de projetos e resultados de simulao e experimental.
No Captulo 6, realizada uma anlise comparativa entre os trs conversores
monofsicos estudados anteriormente, apresentando uma anlise do rendimento, peso e
volume e desempenho dinmico.
Por fim, so apresentadas as principais concluses do presente trabalho e as referncias
bibliogrficas utilizadas.

Raphael Amaral da Cmara Tese de Doutorado Cap. 1

4
CAPTULO 1
CONVERSORES MONOFSICOS CA-CC COM CORREO DO
FATOR DE POTNCIA: TOPOLOGIAS E TCNICAS DE CONTROLE

1.1 Introduo
Um baixo fator de potncia na entrada de uma fonte de alimentao devido a alta
distoro harmnica na corrente de entrada pode causar uma srie de desvantagens como [5]:
A mxima potncia ativa absorvvel da rede fortemente limitada pelo fator de
potncia;
As harmnicas de corrente exigem um sobredimensionamento da instalao eltrica e
dos transformadores de distribuio, alm de aumentar as perdas;
A componente de 3 harmnica da corrente, em sistema trifsico com neutro, pode ser
muito maior do que o valor nominal;
O achatamento da onda de tenso, devido ao pico da corrente e da 5 harmnica, alm
da distoro da forma de onda, pode causar mal funcionamento de outros
equipamentos conectados rede;
As componentes harmnicas podem provocar ressonncias no sistema de potncia,
levando a picos de tenso e corrente, podendo danificar equipamentos conectados
rede.
Para resolver os problemas que um baixo fator de potncia pode causar, existem dois tipos
de solues para a correo do fator de potncia (CFP): solues passivas e ativas. Solues
passivas monofsicas para CFP, como as encontradas em [6-8], consistem na utilizao
apenas de elementos passivos, a base de indutores e capacitores (filtros L, LC ou LCD), entre
a fonte de entrada e o retificador. Essas estruturas oferecem caractersticas como robustez,
confiabilidade, insensibilidade a surtos e operao silenciosa e, sua principal vantagem a
ausncia de interruptores controlados. No entanto, vale destacar, as desvantagens da aplicao
dessas solues, tais como [9]:
Se comparados s solues ativas, so pesados e volumosos;
Afetam as formas de onda na frequncia fundamental;
No funcionalidade numa larga faixa de tenso de entrada;
Impossibilidade de regulao de tenso;
Resposta dinmica pobre;


5
Complexidade no correto dimensionamento.
J as solues ativas, alm de empregarem elementos passivos menores, se utilizam de
conversores estticos com interruptores semicondutores controlados que impem corrente
de entrada drenada, atravs de tcnicas de controle adequadas, forma senoidal e em fase com
a tenso de alimentao. As tcnicas de correo ativa apresentam melhor qualidade na forma
de onda da corrente, melhor resposta dinmica com regulao da tenso de sada,
apresentando, no entanto, maior ndice de interferncia eletromagntica e complexidade de
circuito.
Dessa forma, neste captulo so apresentadas as principais topologias de conversores CA-
CC monofsicos com CFP que podem ser utilizados como estgio de entrada em no-breaks e
as principais tcnicas de controle que permitem a obteno de correntes de entrada
praticamente senoidais e em fase com a tenso de entrada com reduzidas taxas de distoro
harmnica.
Tambm so apresentados: o objetivo central, a motivao, as contribuies pretendidas
com esta tese de doutorado e uma breve abordagem sobre os conversores CA-CC
desenvolvidos ao longo deste trabalho.

1.2 Topologias de Conversores Monofsicos CA-CC
Em aplicaes como no-breaks ou fontes de alimentao para telecomunicaes, os
conversores CA-CC utilizados podem ser classificados pelas principais caractersticas de
estrutura que os identificam, como:
Modo de conduo contnua ou descontnua;
Topologias de dois ou trs nveis;
Topologias derivadas dos conversores clssicos boost, buck, buck-boost, etc.;
Topologias com ou sem isolao;
Nmero de interruptores controlados ativos;
Acesso ao neutro.
O retificador monofsico a diodos de ponte completa associado ao conversor boost
clssico [10] uma topologia amplamente utilizada para aplicaes com CFP por possuir
como principal vantagem a simplicidade no princpio de funcionamento e o pequeno nmero
de semicondutores necessrios. Esse conversor CA-CC apresentado na Fig. 1.1.


6

Fig. 1.1 Topologia do conversor boost clssico com CFP.
As principais desvantagens da aplicao do conversor boost clssico so:
Circulao simultnea da corrente de entrada atravs de trs semicondutores de
potncia, causando excessivas perdas de conduo, reduzindo o rendimento do
conversor e exigindo semicondutores com maiores esforos de corrente e tenso;
Impossibilidade de uso do neutro comum entre a entrada da rede e a sada do
conversor boost para possibilitar a conexo de um inversor com neutro comum e do
by-pass do no-break.
Com o objetivo de se processar maiores potncias, o conversor boost apresentado no
seria indicado. Dessa forma, novas configuraes topolgicas com maior capacidade de
processamento de energia com reduzidas perdas por conduo podem ser geradas atravs de
vrias tcnicas de gerao de conversores, como: paralelismo de conversores e aplicao de
clulas de comutao PWM, entre outras [11-16].
Aplicando o paralelismo de conversores, na Fig. 1.2(a) tem-se o conversor boost em
paralelo com CFP [11] e na Fig. 1.2(b) tem-se o conversor boost intercalado [12-14].

(a) (b)
Fig. 1.2 Topologias de conversores usando a tcnica de paralelismo de conversores: (a) boost em paralelo [11];
(b) boost intercalado [12-14].


7
Para o conversor boost em paralelo tem-se um indutor principal de armazenamento L
b1
e
um indutor de comutao L
b2
que bem menor que L
b1
. Como vantagens, essa topologia
apresenta um mesmo sinal de comando dos interruptores e um balanceamento esttico e
dinmico natural de corrente entre os componentes exigindo um layout de placa impressa
mais simplificado. Como desvantagens, tm-se um maior nmero de componentes utilizados
e a impossibilidade de uso do neutro comum.
Para o conversor boost intercalado, tem-se como vantagem as reduzidas perdas por
conduo e como desvantagens, uma maior complexidade no circuito de controle, a
possibilidade de desbalanceamento das correntes dos indutores e a impossibilidade de uso do
neutro comum.
Utilizando-se da aplicao de clulas de comutao PWM tem-se na Fig. 1.3(a) um
conversor boost aplicando a clula C de dois estados [15] e na Fig. 1.3(b) a aplicao da
clula de comutao de trs estados em um conversor boost com CFP [16].

(a) (b)
Fig.1.3 Aplicao de clulas de comutao PWM: (a) dois estados; (b) trs estados [16].
Na aplicao de clulas de comutao PWM nos conversores tem-se como principal
vantagem as reduzidas perdas por conduo e como desvantagens um aumento no nmero de
componentes e na complexidade dos circuitos de controle.
Analisando estas topologias apresentadas nas Figs. 1.2 e 1.3 observa-se que, mesmo
processando maiores potncias, todas essas topologias apresentadas possuem uma
desvantagem comum ao conversor boost clssico apresentado na Fig. 1.1: a impossibilidade
de uso do neutro comum entre a entrada da fonte de alimentao e a sada do conversor, o que
inviabilizaria a aplicao dessas topologias para sistemas no-breaks.
Ainda se utilizando dessas tcnicas para gerao de conversores com maior capacidade de
processamento de energia e com a caracterstica de possibilidade de uso do neutro comum


8
facilitando o by-pass, podem ser encontradas na literatura, vrias topologias de conversores
monofsicos com CFP como em [17-20].
Atravs do paralelismo de conversores, na Fig. 1.4(a) tem-se o conversor duplo boost com
o indutor no lado CA [17] e na Fig. 1.4(b) com o indutor no lado CC [18]. Ambas as
topologias operam com a possibilidade de seleo de duas tenses de entrada. A diferena
que no conversor com o indutor no lado CA tem-se a necessidade de dois interruptores para a
seleo da tenso de entrada onde existe uma associao de indutores. Assim, dependendo da
tenso de entrada escolhida, os indutores estaro conectados em srie ou em paralelo. J para
o conversor com o indutor no lado CC, existe apenas um interruptor seletor de tenso de
entrada e no h a associao de indutores.

(a) (b)
Fig. 1.4 Topologia do conversor duplo boost com CFP: (a) indutor no lado CA [17];
(b) indutor no lado CC [18].
Na Fig. 1.5(a) tem-se o conversor duplo boost com apenas um interruptor [19] e na Fig.
1.5(b) esta mesma topologia de conversor com a aplicao da clula de comutao de trs
estados [20].
Carga
V
in
C
1
S1
D
b1
L
b1
D
1
D
2
D
3 D
4
C
2
D
b2
L
b2

(a)


9

(b)
Fig. 1.5 (a) Topologia do conversor duplo boost com um interruptor [19]; (b) aplicando a clula de comutao
de trs estados [20].
A vantagem da topologia apresentada na Fig. 1.5(a) a utilizao de apenas um
interruptor controlado, simplificando a estratgia de controle. Para a topologia apresentada na
Fig. 1.5(b), tem-se como vantagem as reduzidas perdas por conduo.
Para as topologias apresentadas nas Figs. 1.4 e 1.5 observa-se como principal
desvantagem comum a utilizao do retificador a diodos que aumenta o nmero de
componentes da topologia.
Com o objetivo de diminuir o nmero de componentes e as perdas de conduo, uma nova
topologia obtida atravs da integrao do conversor boost ao retificador a diodos do tipo
ponte completa [21-26]. Neste conversor, a corrente flui simultaneamente apenas em dois
semicondutores em quaisquer etapas de operao e o indutor colocado no lado CA do
circuito. A topologia deste conversor, conhecido como Bridgeless, apresentada na Fig. 1.6.
Carga
V
in
C
o
D
1
D
2
S
1 S
2
L
b

Fig. 1.6 Topologia do conversor boost bridgeless com CFP.


10
Porm, para a aplicao em no-breaks essa topologia apresenta como desvantagem a
impossibilidade de uso do neutro comum entre a fonte de entrada e a sada do conversor para
facilitar a instalao do by-pass.
Assim, com o objetivo de se trabalhar com topologias que aliem essas duas principais
caractersticas: a integrao do conversor boost ao retificador e, o uso do neutro comum para
facilitar a instalao do by-pass, vrias topologias de trs nveis foram concebidas [27, 28],
sendo ideais para aplicaes em sistemas no-breaks on-line no isolado. A topologia de trs
nveis que merece destaque pela simplicidade de operao e pelo nmero reduzido de
componentes apresentada na Fig. 1.7.

Fig. 1.7 Topologia do conversor boost de trs nveis.
O interruptor S na verdade se trata de um interruptor bidirecional. Assim, o conversor
boost de trs nveis convencional pode apresentar vrias configuraes de montagem,
dependendo apenas do tipo de interruptor bidirecional utilizado. Opes de configuraes
para os interruptores bidirecionais so apresentadas na Fig. 1.8, onde a configurao (iii)
muito utilizada pelo fato dela poder ser composta por apenas dois dispositivos interruptores
IGBT ou MOSFET, onde os diodos intrnsecos em antiparalelo desses interruptores so
utilizados.

Fig. 1.8 Configuraes bsicas de interruptores bidirecionais (i), (ii) e (iii).
Dessa forma, a topologia do conversor boost de trs nveis convencional aplicando o
interruptor bidirecional (iii) da Fig. 1.8 apresentada na Fig. 1.9.


11

Fig. 1.9 Topologia do conversor boost de trs nveis convencional com interruptor bidirecional.
As vantagens da topologia do retificador de trs nveis, alm do nmero reduzido de
componentes, so:
Baixas perdas de conduo;
A tenso de bloqueio dos interruptores a metade da tenso de sada, permitindo a
especificao de dispositivos semicondutores de baixa tenso de bloqueio e,
consequentemente, reduzida resistncia de conduo.
A principal desvantagem desta topologia o possvel desbalanceamento nas tenses dos
capacitores de filtro de sada C
1
e C
2
, onde uma malha de controle para evitar o
desbalanceamento destas tenses deve ser inserida tcnica de controle utilizada.
Em cima dessa topologia, vrias pesquisas foram realizadas de forma a buscar um melhor
rendimento atravs da aplicao de tcnicas de comutao suave [29-32] ou implementao
de tcnicas de controle [33-36].

1.3 Tcnicas de Controle para Conversores CA-CC
Foi visto na seo anterior que, todas as topologias de conversores CA-CC monofsicos
podem ser utilizadas para a correo do fator de potncia da corrente de entrada, desde que a
tcnica de controle adequada seja aplicada a essas topologias. Portanto, neste item,
apresentam-se uma viso geral das principais tcnicas de controle utilizadas para CFP. Para
ilustrar os diagramas funcionais das tcnicas de controle, o conversor monofsico de trs
nveis convencional da Fig. 1.7 ser utilizado como topologia base sem levar em considerao
o controle do desbalanceamento das tenses de sada.
As tcnicas de controle para CFP [37-40] podem ser classificadas de acordo com as
seguintes caractersticas:
Modo de conduo da corrente no indutor: conduo contnua (MCC), descontnua
(MCD) ou crtica (MCCr);
Frequncia de comutao dos interruptores: fixa ou varivel;


12
Controle da corrente de entrada: direto ou indireto.
O diagrama funcional da tcnica de controle em conduo descontnua (MCD) [41, 42]
apresentado na Fig. 1.10. Sua operao se d com frequncia de comutao constante atravs
de um simples circuito de controle PWM e sem a necessidade do sensor de corrente. No
entanto, esta tcnica causa elevados esforos de corrente nos dispositivos semicondutores e,
elevada distoro da corrente de entrada para a topologia boost. Esta tcnica muito utilizada
para topologias como flyback, Ck e Sepic [43, 44].
L
b
S
C2
D1
D2
V
01
V
02
C1
V
ref
C(s)
V01
sensor
V
01
V02
sensor
V
02
PWM
R1
R2 V
in

Fig. 1.10 Diagrama funcional da tcnica de controle por conduo descontnua.
O diagrama funcional da tcnica de controle em conduo crtica (MCCr) [45]
apresentado na Fig. 1.11. Sua operao se d com frequncia de comutao varivel e um
circuito de controle PWM pouco mais complexo com o uso de multiplicador, mas, sem a
necessidade de uma portadora dente de serra e malha de corrente. Esta tcnica se caracteriza
pelo seguimento natural da corrente de entrada forma de onda da tenso de entrada. No
entanto, esta tcnica necessita de circuitos de deteco de corrente zero e de pico e possui
elevados esforos de corrente nos dispositivos semicondutores.
L
b
C2
D1
D2
V
01
V
02
C1
V
ref
C(s)
V01
sensor
V
01
V02
sensor
V
02
R1
R2
V
in
X
Pico
Zero
R
S Q
FF
S

Fig. 1.11 Diagrama funcional da tcnica de controle por conduo crtica.


13
Uma outra tcnica de controle por histerese [46]. Para que esta tcnica opere
adequadamente, o conversor deve operar em modo de conduo contnua (MCC), sendo esta
tcnica a principal tcnica de controle para frequncia de comutao varivel. Seu diagrama
funcional apresentado na Fig. 1.12. Neste controle, so geradas duas referncias de corrente
de entrada, uma superior e outra inferior. Assim, a ondulao da corrente de entrada vai ficar
variando entre esses limites definido pelas referncias geradas. Esta tcnica possui como
vantagens: a no necessidade de portadora dente de serra, circuito de comando e controle
simples e baixa distoro harmnica da corrente de entrada. Em contrapartida, as
desvantagens no uso desta tcnica so: complexidade na especificao dos componentes
ativos e reativos do circuito de potncia devido a frequncia de comutao varivel e o
controle se mostra sensvel aos rudos de comutao.
L
b
C2
D1
D2
V
01
V
02
C1
V
ref
C(s)
V01
sensor
V
01
V02
sensor
V
02
R1
R2
V
in
X
R
S Q
FF
S

Fig. 1.12 Diagrama funcional do controle por histerese.
O diagrama funcional da tcnica de controle por corrente de pico [5, 47] apresentado na
Fig. 1.13.
L
b
C2
D1
D2
V
01
V
02
C1
V
ref
C(s)
V01
sensor
V
01
V02
sensor
V
02
R1
R2
V
in
X
R
S Q
FF
clock
S

Fig. 1.13 Diagrama funcional do controle por corrente de pico.


14
Nesta tcnica, a corrente de entrada forada a seguir a forma de onda da tenso de
entrada atravs de uma malha de controle especfica. Para este tipo de controle, esta malha
especfica compara a corrente de realimentao da corrente de entrada somada com a
portadora dente de serra com um sinal de referncia que possui a forma, fase e amplitude
proporcional que se deseja da corrente de entrada. Este sinal de referncia, por sua vez,
obtido multiplicando-se a amplitude do sinal vindo da sada do controlador da tenso de sada
por um sinal base, proporcional forma de onda da tenso de entrada.
As vantagens desta tcnica so: no necessidade de uma malha compensadora da corrente
de entrada e a frequncia de comutao constante. Entretanto, as desvantagens so: a
presena de oscilaes subharmnicas para razes cclicas maiores que 50% e uma elevada
distoro da corrente de entrada.
O controle por corrente mdia de entrada [48-50] tem seu diagrama funcional apresentado
na Fig. 1.14. O princpio de funcionamento semelhante ao controle por corrente de pico, ou
seja, uma malha especfica de controle compara o sinal de realimentao da corrente de
entrada com um sinal de referncia que possui a mesma forma de onda da tenso de entrada.
Porm, a diferena entre essas tcnicas que, ao invs de um comparador, tem-se uma malha
compensadora de corrente, minimizando o erro entre a corrente de entrada e o sinal de
referncia. Dessa forma, obtm-se uma melhor forma de onda da corrente de entrada com
uma pequena distoro harmnica. Isto fez com que a tcnica de controle por corrente mdia
de entrada fosse largamente adotada pela indstria, sendo a principal escolha para a
implementao do controle de retificadores com CFP operando em MCC.
L
b
C2
D1
D2
V
01
V
02
C1
V
ref
Cv(s)
V01
sensor
V
01
V02
sensor
V
02
R1
R2
V
in
X
Ci(s) PWM
S

Fig. 1.14 Diagrama funcional do controle por corrente mdia.
O diagrama funcional da tcnica de controle denominada de autocontrole apresentado na
Fig. 1.15 [40]. Esta tcnica utiliza o sinal amostrado da corrente de entrada como sinal de
referncia. Esse sinal ter a mesma forma de onda senoidal da tenso de entrada e


15
multiplicado pela tenso de sada do compensador de tenso, que o responsvel pela
amplitude desse sinal, ou seja, quanto maior a tenso de sada do compensador maior poder
ser a potncia processada pelo conversor. O resultado dessa multiplicao ento levado ao
modulador PWM para razo cclica complementar, ou seja, 1
L
D( t ) K I ( t ) = . As vantagens
dessa tcnica so: simplicidade de implementao do controlador, no necessidade de um
sensor de tenso de entrada e apenas uma malha de controle necessria. A desvantagem a
necessidade de um indutor de valor mais elevado, se comparado a outras tcnicas.
L
b
C2
D1
D2
V
01
V
02
C1
V
ref
Cv(s)
V01
sensor
V
01
V02
sensor
V
02
R1
R2
V
in
X
PWM
K
S

Fig. 1.15 Diagrama funcional do autocontrole.
Todas essas tcnicas de controle apresentadas para o MCC so do tipo controle direto da
corrente de entrada. Uma tcnica de controle dita controle indireto da corrente de entrada a
tcnica de controle em cada ciclo (OCC One Cycle Control) [38], apresentada na Fig. 1.16.
Nesta tcnica, uma portadora com frequncia fixa e inclinao varivel a cada novo ciclo
utilizada para emular uma carga resistiva e, assim, fazer a CFP. Isto possvel atravs de um
circuito integrador com reset.
L
b
C2
D1
D2
V
01
V
02
C1
V
ref
C(s)
V01
sensor
V
01
V02
sensor
V
02
R1
R2
V
in
R
S Q
FF
clock
Q
reset
S

Fig. 1.16 Diagrama funcional do controle em cada ciclo.


16
As principais vantagens dessa tcnica de controle so: monitoramento de apenas duas
grandezas fsicas do conversor (corrente de entrada e tenso de sada), no necessidade de um
sinal de referncia de entrada e apenas uma malha de controle (tenso de sada). Uma
desvantagem nesta tcnica de controle a complexidade de implementao do modulador.

1.4 Gerao da Clula de Comutao Tipo T
Na procura por novas configuraes topolgicas, foi comentado no item 1.2, a existncia
de diversas tcnicas de gerao de conversores, entre elas, a aplicao de clulas de
comutao PWM. Assim, ser gerada uma clula de comutao PWM que possa ser aplicada
ao conversor boost de trs nveis apresentado na Fig. 1.7 com o objetivo de se processar
maiores potncias com perdas reduzidas [51].
Como pode ser observado, a topologia do conversor boost de trs nveis convencional
possui um neutro comum e duas tenses de sada, o que inviabiliza a aplicao direta da
clula de comutao de trs estados obtida em [51].
Dessa forma, o procedimento para a gerao da nova clula de comutao aplicvel a
topologia do conversor boost de trs nveis convencional ilustrado na Fig. 1.17 e os passos
de gerao so detalhados a seguir:
a) Apresenta-se o circuito do conversor isolado bidirecional push-pull apresentado na
Fig. 1.17(a). Considera-se que o conversor est operando como um conversor CA-CC,
com uma tenso de entrada alternada e duas tenses de sada contnuas.
b) O lado secundrio do transformador isolador referido ao lado primrio, como
apresentado na Fig. 1.17(b).
c) O ponto central das fontes de sada, que estava conectado ao tap central do
transformador passa a ser conectado ao ponto comum dos interruptores e da fonte de
alimentao para operar como conversor boost, como apresentado na Fig. 1.17(c).
d) Readequando o desenho do circuito, obtm-se a Fig. 1.17(d).
e) Por fim, gera-se a nova clula de comutao denominada de clula de comutao Tipo
T [52] apresentada na Fig. 1.17(e).


17
Np
S3 S4
S1 S2
Np Ns
Ns
V
in
S5 S6
V
01
L
a
b
c
d
V
02
(a)
d
N
S1 S2
N
V
in
V
01
L
a
b
c
V
02
(b)
T1
T2
N
S1 S2
N
V
in
V
01
L
a
b c
V
02
(c)
T1
T2
d
S1
S2
V
in
V
01
L
a
b
c
V
02
(d)
T1
T2
d
S1
S2
L
a
b
c
(e)
T1
T2
d
S3 S4
S5 S6
S3 S4
S5 S6
S3 S4
S5 S6
S3 S4
S5 S6

Fig. 1.17 Gerao da clula de comutao Tipo T.
Na clula de comutao Tipo T gerada deve ser observado que somente os interruptores
S1 e S2 devem ser do tipo bidirecional, conforme a Fig. 1.8, sendo os demais interruptores, S3
a S6, unidirecionais, podendo ser escolhidos diodos, IGBTs ou MOSFETs, dependendo da
aplicao e do fluxo de potncia (unidirecional ou bidirecional).
Para aplicaes onde um nvel de potncia mais elevado requerido, os esforos de
corrente para os semicondutores da clula de comutao Tipo T podem ser divididos mais
ainda. Utilizando um transformador trifsico como transformador isolador na topologia do


18
conversor push-pull bidirecional, obtm-se uma nova clula de comutao Tipo T, onde o
procedimento passo a passo para a gerao desta nova clula de comutao Tipo T de 3
enrolamentos semelhante ao anterior e apresentado na Fig. 1.18. Notar que os interruptores
S1, S2 e S3 devem ser bidirecionais e os demais interruptores unidirecionais.
Np
S4 S5
S1 S2
Np
V
in
S7 S8
V
01
L
a
b
c
d
V02
(a) (b)
(c) (d)
(e)
Np
S3
S6
S9
Ns
Ns
Ns N
S4 S5
S1 S2
N
V
in
S7 S8
V01
L
a
b
c
d
V
02
N
S3
S6
S9
N
S4 S5
S1 S2
N
Vin
S7 S8
V
01
L
a
b
c
d
V
02
N
S3
S6
S9
T3
S4 S5
S1
S2
T1
Vin
S7 S8
V
01
L
a
b
c
d
V
02
T2
S3
S6
S9
S4 S5
S1
S2
S7 S8
L
a
b
c
d
S3
S6
S9
T3
T1
T2

Fig. 1.18 Gerao da clula de comutao Tipo T de 3 enrolamentos.
Dessa forma, considerando um transformador de n fases como transformador isolador no
conversor push-pull bidirecional apresentado, pode ser obtida uma clula de comutao Tipo
T de n enrolamentos denominada de clula de comutao multinvel de multiestados Tipo T
apresentada na Fig. 1.19, onde os interruptores S
bx
so bidirecionais e os demais interruptores
so unidirecionais.


19

Fig. 1.19 Clula de comutao multinvel de multiestados Tipo T.

1.5 Motivao e Proposta de Tese de Doutorado
Um sistema no-break do tipo on-line com correo do fator de potncia apresenta
normalmente a configurao bsica apresentada na Fig. 1.20, sendo composto por um estgio
retificador (converso CA-CC), um estgio pr-regulador (converso CC-CC), banco de
baterias, estgio inversor (converso CC-CA) e by-pass. Espera-se que o controle dos
conversores no estgio pr-regulador tenha como caractersticas: elevado fator de potncia,
regulao total da tenso de sada e baixa distoro harmnica.

Fig. 1.20 Configurao bsica de um no-break on-line com CFP.
Observa-se na Fig. 1.20 que, esta configurao de no-break necessita de um transformador
isolador de baixa frequncia, o que traz como consequncia um elevado peso e volume.
Algumas topologias na literatura usam transformadores em alta frequncia como soluo para
este problema [53-55]. No entanto, um aumento no nmero de interruptores ativos e estgios
de processamento de energia podem comprometer a eficincia e robustez do sistema.
Desta forma, uma configurao que pode ser atrativa para um sistema no-break on-line
apresentada na Fig. 1.21, sendo composta por um estgio de entrada que integra o retificador


20
e o conversor pr-regulador (converso CA-CC), banco de baterias, estgio inversor
(converso CC-CA) e by-pass sem a necessidade de um transformador isolador em baixa ou
alta frequncia.

Fig. 1.21 Configurao de um nobreak online no isolado com CFP.
Tendo como foco principal os estudos no estgio de converso CA-CC do no-break,
observa-se que a topologia do conversor boost de trs nveis apresentada a mais indicada
para ser aplicada neste tipo de configurao de no-break on-line por apresentar esta integrao
retificador/pr-regulador e o uso do neutro comum facilitando o by-pass. No entanto,
medida que se eleva a potncia processada, os esforos de corrente dos semicondutores, as
perdas por conduo e, o volume e peso dos elementos magnticos desse conversor se
elevam, reduzindo a eficincia e aumentando o custo desse equipamento, podendo
comprometer sua aplicao em no-breaks de elevadas potncias.
Paralelamente questo das topologias das estruturas, muitas estratgias, teorias de
anlise e tcnicas de controle [37-50] so apresentadas, expondo timos resultados e servindo
como opes de controle. O uso de controle digital apresenta-se como uma opo vivel de
aplicao visto que, se comparado ao uso de controle analgico, possui menos componentes
fsicos necessrios e uma grande versatilidade na implementao dos controladores. Sabendo-
se que os conversores operam no MCC e analisando-se as tcnicas de controle apresentadas, a
mais indicada para a implementao em controle digital por apresentar um menor nmero de
sensores necessrios, apenas uma malha de controle e um valor de indutncia no elevado a
tcnica de controle OCC. No entanto, foi observado que o OCC possui como desvantagem a
complexidade de implementao do controlador (circuito integrador com reset). Dessa forma,
uma soluo para este problema apresentada.
Dessa forma, a presente tese visa apresentar duas novas topologias de conversores CA-CC
monofsicos para aplicaes em sistemas no-breaks on-line com neutro comum e sem a
necessidade de pontes retificadoras e, juntamente com a topologia do conversor de trs nveis


21
convencional, realizada uma anlise comparativa de desempenho entre estas trs topologias
onde a tcnica de controle aplicada s trs topologias digital e baseada no OCC [56, 57]
atravs do uso de FPGA. As topologias analisadas so:
a) o conversor boost de trs nveis convencional, bastante conhecido na literatura. No
entanto, para que esta anlise comparativa tenha parmetros semelhantes e, assim, um
conversor no se sobressaia sobre os demais, todos os conversores devero ser comparados
com o mesmo nmero de componentes. Assim, a topologia do conversor boost de trs nveis
convencional passa a ser dotada de dois diodos e dois interruptores em paralelo, conforme a
Fig. 1.22;

Fig. 1.22 Topologia do conversor CA-CC boost de trs nveis convencional com CFP.
b) o conversor boost intercalado de trs nveis, conforme Fig. 1.23;

Fig. 1.23 Topologia do conversor CA-CC boost intercalado de trs nveis com CFP.
c) e, por fim, o conversor boost de cinco nveis aplicando a clula de comutao tipo T,
conforme a Fig. 1.24.
L
b
S
1
C2
D
1
D
3
V
01
V
02
C1 R1
R2
V
in
+
-
+
-
T
1
T
2
S
2
D
2
D
4

Fig. 1.24 Topologia do conversor CA-CC boost de cinco nveis aplicado a clula de comutao tipo T.


22
Com isso, pretende-se demonstrar ao final da tese as vantagens e desvantagens que cada
topologia possui para enfim, confrontando suas caractersticas, mostrar qual topologia pode
ser a melhor opo para ser aplicada na configurao de no-break on-line no isolado
apresentado na Fig. 1.21, observando-se as questes relativas como rendimento, peso e
volume, dentre outras, dos conversores.
Para se alcanar os objetivos propostos, buscam-se informaes e solues pertinentes
operao e controle dos conversores de forma favorvel aplicao em no-breaks, as quais
so:
estudo de ferramentas e tcnicas de controle digital;
estudo do princpio de funcionamento e elaborao de uma metodologia de projeto
para as topologias dos conversores propostos utilizando a tcnica de controle proposta;
estudo e elaborao das malhas de controle para regulao e equilbrio das tenses de
sada dos conversores;
estudo e elaborao das malhas de controle para imposio de correntes senoidais na
rede de alimentao.

1.6 Concluses
Neste captulo conclui-se que:
A correo do fator de potncia fundamental para um melhor desempenho de uma
rede eltrica a qual um equipamento ou dispositivo est conectado, evitando assim,
todas as desvantagens apresentadas que um baixo fator de potncia acarreta;
As solues ativas para CFP so baseadas em retificadores monofsicos e trifsicos
associados ao conversor boost, onde so evidenciadas as caractersticas de rendimento,
qualidade da forma de onda drenada da fonte de alimentao, custo, volume, robustez
e possibilidade de serem aplicados em sistemas no-breaks;
As tcnicas de controle para CFP so baseadas nos modos de conduo, frequncia de
comutao fixa ou varivel e controle direto ou indireto, onde as caractersticas que
destacam so a complexidade do circuito de controle, nmero de sensores necessrios
e malhas de controle.

23
CAPTULO 2
TCNICA DE CONTROLE DIGITAL USANDO FPGA

2.1 Introduo
O controle de conversores usualmente baseado em solues comerciais analgicas. No
caso do controle para correo do fator de potncia (CFP), o controle se torna um pouco mais
complexo, pois, geralmente, duas malhas de controle so envolvidas. De qualquer forma,
existem muitos circuitos integrados (CIs) comerciais analgicos que resolvem este problema
de controle. Estes circuitos executam o controle bsico e suas principais vantagens so o
baixo custo e a facilidade de uso [58]. Uma desvantagem na utilizao destes CIs que, no
caso geral, eles so voltados para o controle de conversores com topologias ditas clssicas
como o conversor boost clssico ou boost de trs nveis convencional. No entanto, para o
controle de outras topologias, geralmente, so necessrias adaptaes externas ao CI utilizado
no controle analgico, ou desenvolvimento de solues atravs de microprocessadores e/ou
microcontroladores no controle digital.
Por no se tratar de uma topologia dita clssica, o conversor boost intercalado de cinco
nveis e o conversor boost de cinco nveis tipo T, objetos de estudo desta tese, so exemplos
de que, na utilizao de um CI comercial analgico, como o CI UC3854BN, necessitam de
adaptaes externas. Uma aplicao deste tipo pode ser encontrada em [59].
Para o desenvolvimento de uma soluo com controle digital atravs de um
microcontrolador, so apresentados neste captulo o estudo das caractersticas gerais do
componente principal do sistema de controle dos conversores, o FPGA (Field Programmable
Gate Array), o tratamento dos sinais aplicados ao FPGA, a tcnica de controle proposta para
ser implementada, os conceitos bsicos necessrios para se obter os projetos dos controladores
discretos empregados no controle dos conversores, a programao no FPGA e os circuitos de
driver dos interruptores.

2.2 FPGAs (Field Programmable Gate Arrays)
O Processador Digital de Sinais (DSP do ingls, Digital Signal Processor) muito
utilizado como soluo para ser o microcontrolador responsvel dos sistemas digitais dos
conversores de potncia. Sua escolha deve-se ao fato de sua alta velocidade de
processamento, versatilidade quanto linguagem de programao (C ou Assembly) e por sua

24
capacidade de operao aritmtica complexa com ponto flutuante. Sua principal limitao a
operao sequencial, ou seja, as instrues so executadas uma aps a outra. No entanto, os
DSPs foram adaptados para aplicaes na rea da eletrnica de potncia adicionando-se
perifricos como: mdulos PWM, temporizadores (timers) de uso geral e mdulos de
interrupo de eventos. Estes perifricos permitem alguma operao concorrente.
Entretanto, como forma de superar essa dificuldade na operao sequencial, seguindo uma
tendncia no uso de operao concorrente para propsito de controle, o FPGA se sobressai ao
DSP. Suas principais caractersticas so: possibilidade de operaes concorrentes, sendo
dependentes ou independentes uma das outras e operao com clocks elevados, na faixa de
50MHz. Este mtodo de operao permite que os algoritmos que demandam elevadas
velocidades, como os compensadores digitais, sejam executados continuamente e
simultaneamente com outras operaes sem perdas de rendimento. Isto no possvel
utilizando-se o DSP.
Os FPGAs mais recentes possuem uma densidade de componentes que podem alcanar
mais de 10 milhes de portas equivalentes por chip com sistemas de frequncia de clock de
mais de 500MHz [60]. Os principais fabricantes de FPGA atualmente so a Altera, a Xilinx e
a Actel.
Neste trabalho empregou-se o FPGA EP2C20F484C7 inserido numa placa de
desenvolvimento da fabricante ALTERA, a CYCLONE II STARTER BOARD [61]. Detalhes e
caractersticas de operao desse componente sero apresentados ao longo dos prximos
itens.

2.2.1 Arquitetura do FPGA
Os FPGAs foram lanados pela empresa Xilinx Inc. em meados da dcada de 1980 com a
srie XC2000. Trata-se de uma matriz de blocos lgicos configurveis (CLBs do ingls,
Configurable Logic Blocks) contidos em um nico CI e, interconectados por uma rede de
conexo que inteiramente reprogramvel. Cada clula contm capacidade computacional
para implementar funes lgicas e realizar roteamento para comunicao entre elas. Esta
matriz rodeada pelos blocos configurveis de entrada/sada (IOBs do ingls, Input/Output
Blocks). Dessa forma, o projetista, atravs de softwares de programao, configura o FPGA
de acordo com a aplicao desejada. A Fig. 2.1 apresenta a arquitetura tpica de um FPGA.

25

Fig. 2.1 Arquitetura tpica de um FPGA.
As clulas de memria controlam os blocos lgicos, assim como, as conexes que os
blocos podero fazer para cada aplicao desejada. Muitas tecnologias de memria
configurveis existem. Entre elas, apenas aquelas que possam ser reprogramveis (Flash,
EPROM, SRAM) so utilizadas e permitem a mesma flexibilidade de um microprocessador.
Alm dos indispensveis blocos lgicos programveis, os FPGAs mais modernos
incluram tambm em sua arquitetura outros blocos dedicados, teis no desenvolvimento de
projetos grandes e/ou complexos. Esses blocos so normalmente os seguintes: blocos RAM,
blocos DSP e circuitos PLL [62]. Para aplicaes de controle, tambm vale a pena ressaltar, a
recente integrao de um conversor A/D com o FPGA da fabricante Actel [63].
Blocos Lgicos Configurveis
Suas estruturas incluindo duas, quatro ou mais clulas lgicas, tambm so chamadas de
elementos lgicos (LE do ingls, logic elements). No FPGA EP2C20F484C7 utilizado,
existem 18.752 LEs. A estrutura da clula lgica deste FPGA, que considerada como o gro
bsico do mesmo, apresentada na Fig. 2.2.
Ela consiste em uma tabela de consulta de 4 bits (LUT do ingls, lookup table) que pode
ser configurada tanto como uma ROM (16 x 1), uma RAM ou uma funo combinacional. O
caminho de carry incluindo para certificar-se da eficincia das operaes aritmticas.
Finalmente, um flip-flop do tipo D com todas as suas entradas de controle (sncronas ou
assncronas como set/reset, enable) permite o registro da sada da clula lgica. Tal
arquitetura corresponde a uma mquina de microestados, sendo que a sada pode ser
configurada como sendo uma entrada da mesma clula lgica.

26
CLB Carry-in
Registrador
Vindo da LE
Anterior
Registrador
Programvel
CLB Carry-out
Carregador
Sncrono do
CLB
Limpador
Sncrono do
CLB
Roteamento da
linha, coluna e
link direto
Roteamento da
linha, coluna e
link direto
Roteamento
local
Sada do
registrador de
Carry
Lgica de
Limpeza
Assncrona
Seletor de
Clock
Registrador de Bypass
Seletor de Registro
de Pacote
Registrador de
Realimentao
Lgica
Sncrona de
Carga e
Limpeza

Fig. 2.2 - Estrutura da clula lgica do FPGA EP2C20F484C7.
Blocos RAM
As clulas de armazenamento dos LUTs so volteis, o que implica perda do contedo
armazenado na falta de alimentao de energia eltrica. Dessa forma, e, como a maioria dos
projetos requer memria, a incluso de uma memria SRAM, SDRAM ou Flash uma das
opes mais comuns e mais teis para carregar automaticamente as clulas de
armazenamento.
Os blocos de memria do FPGA utilizado so divididos em SRAM, SDRAM e memria
Flash com as seguintes configuraes:
SRAM possui 512KBytes organizados como 256K x 16 bits;
SDRAM possui 8MBytes organizados como 1M x 16 bits x 4 bancos;
Flash possui 4MBytes em barramentos de 8 bits.
Blocos DSP
Muitas vezes necessrio efetuar o processamento de sinais digitais, particularmente em
aplicaes envolvendo udio e/ou vdeo. Tal processamento (filtragem FIR/IIR, FFT, DCT,
etc.) executado por trs elementos bsicos: multiplicadores, acumuladores e registradores.
Para simplificar a implementao desse tipo de aplicao e tambm torn-la mais rpida,
foram includos nos FPGAs os blocos DSP, os quais consistem essencialmente de

27
multiplicadores paralelos, circuitos MAC (multiply and accumulate) e registradores de
deslocamento. O FPGA utilizado possui a seguinte configurao de bloco DSP: 26 blocos
multiplicadores do tipo 18 x 18 onde os circuitos MAC e registradores esto associados. A
arquitetura do bloco multiplicador apresentada na Fig. 2.3.

Fig. 2.3 Estrutura do bloco de multiplicao do FPGA EP2C20F484C7.
Gerenciamento de Clock
O gerenciamento de clock um dos aspectos mais preocupantes em dispositivos de alto
desempenho. Inclui duas partes principais: distribuio de clock e manipulao de clock.
Uma rede de distribuio de clock adequada necessria para minimizar um fenmeno
chamado de clock skew (diferena de tempo com que o sinal de clock atinge as vrias partes
do chip). Esse tipo de rede construda reduzindo-se tanto quanto possvel as resistncias e
capacitncias parasitas de suas linhas, porm sem eliminar a possibilidade de que em alguns
pontos da rede seja necessrio introduzir retardos intencionais para compensar as grandes
diferenas de distncias entre as vrias regies do chip. Um exemplo de rede de distribuio
de clock pode ser observada na Fig. 2.4.

Fig. 2.4 Rede de distribuio de clock..

28
A manipulao de clock a outra parte fundamental do gerenciamento de clock. Para fazer
isso, normalmente so empregados PLLs (do ingls, Phase-Locked Loop), que cumprem as
quatro finalidades principais seguintes: multiplicao de clock, diviso de clock,
deslocamentos de fase e filtragem de jitter. O FPGA utilizado possui 4 PLLs.

2.2.2 Programao no FPGA
Um sistema de controle em FPGA pode ser programado de trs maneiras: utilizando um
ambiente de software EDA (Eletronic Design Automation), utilizando programas usando uma
linguagem estruturada de descrio de hardware, como AHDL, VHDL ou Verilog, ou
aplicando esses dois conceitos em uma s programao.
O ambiente de projetos Quartus II Web Edition, desenvolvido pela Altera [64] o
software EDA utilizado nesta tese. O software fornece ao projetista a condio para
programar o FPGA, das maneiras citadas logo acima, nos seguintes modos:
editor grfico: o projetista pode utilizar de um diagrama lgico, muito semelhante a
um diagrama de blocos, desenvolvido a partir de elementos primitivos e
disponibilizados pela Altera como: portas lgicas, contadores, comparadores,
somadores, multiplicadores, etc.
editor de texto: o projetista pode programar alguma funo especfica utilizando-se de
linguagem de descrio de hardware.
editor de smbolo grfico: nesse caso, o projetista pode criar um bloco para conexo
no editor grfico a partir da programao realizada no editor de texto.
As linguagens de descrio de hardware foram desenvolvidas para auxiliar os projetistas
na documentao de projetos mais complexos [65]. Nos meios industrial e acadmico esto
disponveis diversas linguagens de descrio de hardware, sendo as mais utilizadas: ABEL,
VHDL, AHDL e Verilog.
Essas linguagens descrevem o comportamento de circuitos digitais de diversas formas,
como funcional, temporal, equaes lgicas, diagramas de forma de onda, etc.
A linguagem VHDL (VHSIC Hardware Description Language) adotada nesta tese, surgiu
como resultado do programa Very High Speed Integrated Circuit (VHSIC), organizado pelo
Departamento de Defesa dos Estados Unidos, no incio da dcada de 1980. No decorrer desse
programa, tornou-se clara a necessidade de uma linguagem normalizada para descrever a
estrutura e a funcionalidade de circuitos integrados. Dessa forma, foi criada a linguagem

29
VHDL. Em 1986, a linguagem VHDL foi proposta como norma IEEE e aceita [66], depois de
uma srie de revises e alteraes em 1987.
Um projeto baseado em VHDL pode ser implementado em qualquer tecnologia. Ele
permite por meio de simulao verificar o comportamento do sistema digital e descrever o
hardware em diversos nveis de abstrao.
Um modelo VHDL constitudo, na sua forma mais simples, por pacotes (package),
entidade (entity), arquitetura (architecture) e tambm configurao (configuration), quando
necessrio.

2.2.3 O FPGA EP2C20F484C
A Tabela 2.1 apresenta um resumo das caractersticas da placa de desenvolvimento
Cyclone II Starter Kit onde o FPGA Cyclone II EP2C20F484C da Altera est inserido e
utilizado no desenvolvimento desta tese. A Fig. 2.5 apresenta esta placa de desenvolvimento e
a Fig. 2.6 apresenta um diagrama de blocos da mesma.
Tabela 2.1 Resumo das caractersticas da placa Cyclone II Starter Kit da Altera.
512Kbyte de memria SRAM
8MByte de memria SDRAM
4MByte de memria Flash
Entrada para carto de memria SD
4 chaves do tipo push bottom
10 chaves do tipo toggle
10 leds vermelhos
8 leds verdes
Osciladores de 50, 27 e 24MHz para sinais de clock
Conector VGA
CODEC de udio de 24 bits
Porta de comunicao RS-232
Conector PS/2 para mouse/teclado
2 conectores de expanso de 40 pinos para I/O

30

Fig. 2.5 Placa de desenvolvimento Cyclone II Starter Kit da Altera.

Fig. 2.6 Diagrama de blocos da placa de desenvolvimento [61].

2.3 Tratamento de Sinais Utilizado para Aplicao ao FPGA
Os sistemas de controle podem possuir sinais contnuos e discretos no tempo. Assim, estes
sistemas so classificados como sistemas analgicos e digitais, respectivamente. Os sistemas
analgicos so alimentados por sinais contnuos e geram como sada sinais contnuos. J os
sistemas digitais possuem como entradas e sadas sinais discretos em instantes discretos de
tempo [67].
Os sistemas de controle geralmente so compostos de uma planta, sensores e
compensadores ou controladores, como mostrado na Fig. 2.7(a). A planta, neste caso,
representada pelo conversor, de natureza analgica, assim como os sensores. Entretanto, por
conta de sua confiabilidade, flexibilidade e preciso, a utilizao de compensadores digitais,
como mostrado na Fig. 2.7(b), para controle de plantas analgicas por meio de
microcomputadores, microprocessadores e/ou microcontroladores cresceu de forma
impressionante durante as ltimas dcadas [68].

31

(a)

(b)
Fig. 2.7 (a) Sistema de controle analgico. (b) Sistema de controle digital.
Mesmo os compensadores sendo digitais, as plantas continuam sendo analgicas. A forma
de se conectar o compensador digital planta analgica atravs da converso dos sinais
analgicos em digitais e vice versa. Estas converses so feitas utilizando circuitos
conversores do tipo analgico/digital (A/D) e digital/analgico (D/A) que sero descritos a
seguir.

2.3.1 Amostragem
Na converso A/D, um sinal analgico contnuo precisa ser amostrado (discretizado) em
um determinado tempo com um perodo fixo T, chamado de perodo de amostragem. Assim, o
sinal contnuo passa a ser representado por uma sequncia de valores das amostras, como
mostrado na Fig. 2.8, onde u(t) o sinal contnuo e u(kT) o sinal discreto.

Fig. 2.8 Discretizao de um sinal contnuo u(t) em sinal discreto u(kT).

32
Para que a converso no contenha erros, como por exemplo, se o sinal contnuo mudar de
valor fora do tempo de amostragem, um dispositivo do tipo amostrador e retentor de dados
(sample-and-hold) se faz necessrio. Esse dispositivo atua junto com o conversor A/D e tem a
funo de coletar as amostras (sample) e mant-las constante (hold) durante o perodo de
amostragem.
Um dos dispositivos S/H mais utilizados em controle digital o ZOH (Zero Order Hold),
tambm conhecido como circuito extrapolador de ordem zero. Um conversor A/D junto com
um ZOH pode seguir com exatido um determinado sinal contnuo se o perodo de
amostragem T for pequeno em comparao com as variveis transitrias do sinal. A funo de
transferncia de um ZOH dada pela expresso (2.1):

1
sT
e
ZOH( s )
s
= . (2.1)
Na amostragem de sinais, para se evitar que um sinal de alta frequncia assuma a
identidade de um sinal de frequncia menor, fenmeno conhecido como aliasing, utiliza-se de
filtros analgicos passa baixa localizados antes da amostragem dos sinais contnuos pelos
conversores A/D. Estes filtros, chamados filtros antialiasing, possuem frequncia de corte na
metade da frequncia de amostragem do conversor A/D, evitando que uma frequncia elevada
seja amostrada e represente uma componente de frequncia diferente da desejada, podendo
prejudicar e interferir na dinmica dos sistemas de controle [69].
importante que o perodo de amostragem T seja adequadamente escolhido. Na literatura
[58, 68, 69] sugerido que a frequncia de amostragem seja escolhida por volta de 10 vezes a
frequncia da largura de banda da funo de transferncia.
A seguir apresentam-se os circuitos utilizados na implementao da converso A/D e D/A
como interface de amostragem entre o estgio de potncia dos conversores e o estgio de
controle usando o controlador FPGA.
2.3.2 Circuitos Conversores A/D e D/A e de Interface
As trs topologias de conversores CA-CC a serem analisadas nesta tese possuem em
comum a mesma quantidade e o mesmo tipo de sensores a serem utilizados para a realizao
do controle. So dois sensores de tenso para monitorar as tenses de sada dos conversores e
um sensor de corrente para monitorar a corrente de entrada dos mesmos.
Circuitos de Converso A/D
A amostragem das tenses de sada so tratadas de forma a se obter um nico sinal de
amostragem contnuo no tempo e a amostragem da corrente de entrada nico e contnuo no

33
tempo. Dessa forma, foram empregados dois CIs dedicados converso analgica/digital do
tipo ADC0808. Este circuito de interface empregado na comunicao entre os conversores
A/D e o FPGA apresentado na Fig. 2.9.
A
D
C
0
8
0
8

Fig. 2.9 Circuitos de interface dos conversores A/D.
Os clocks dos CIs so gerados pelo FPGA. Seguindo a recomendao citada, a frequncia
de amostragem escolhida foi de 250kHz, mais de 10 vezes o valor da freqncia de
comutao dos interruptores que ser de 20kHz. Cada CI recebe um sinal analgico
correspondente, ou seja, o sinal resultante das tenses de sada (ADC0808 1) e a corrente de
entrada retificada (ADC0808 2). A comunicao entre as portas de sada dos CIs (portas D0
D7) e o FPGA feita de forma paralela e contnua no tempo, ou seja, sem a necessidade de
interrupes para que seja executada.
Alguns detalhes deste circuito valem a pena serem ressaltados: 1) A tenso de sada do
ADC0808 em nvel de 0 a 5V, enquanto que a faixa de tenso utilizada pelo FPGA em
nvel de 0 a 3,3V. Portanto, uma adaptao dos nveis de tenso se faz necessria para que o
FPGA no seja danificado. Neste caso, utilizou-se de diodos zener para o grampeamento da
tenso em 3,3V para cada pino de sada do ADC0808. 2) Por conta de nvel de tenso do
FPGA, tambm o sinal de clock vindo do FPGA para o pino de clock do ADC0808 no
suficiente para excit-lo. Assim, o uso de um transistor com a configurao emissor comum,
onde a base alimentada pelo sinal de clock do FPGA e o coletor conectado a +5V
utilizado.
Circuito de Interface da Tenso de Sada
Os circuitos de interface empregados no condicionamento dos sinais da tenso de sada
para o FPGA so apresentados na Fig. 2.10. So circuitos compostos basicamente por
sensores e amplificadores operacionais. Utilizou-se de dois transdutores de tenso do tipo
isolado LV 20-P da fabricante LEM para a medio das tenses de sada dos conversores.

34
Com o auxlio de um potencimetro, ajusta-se o ganho dos sensores de forma a cada um
medir 1,5V na tenso nominal de sada. Aps esse ajuste, as tenses passam por um buffer e
so somadas e subtradas atravs dos circuitos somador e subtrator feitos com amplificadores
operacionais. A sada do somador vai para o conversor A/D ADC0808 1 e a sada do
subtrator vai para o circuito II (CII) de interface da corrente de entrada.

Fig. 2.10 Circuitos de interface de medio das tenses de sada.
Circuito de Interface da Corrente de Entrada
O circuito de interface empregado no condicionamento do sinal da corrente de entrada
para o FPGA apresentado na Fig. 2.11. Tambm um circuito composto basicamente por
um sensor e amplificadores operacionais. Aqui, utilizou-se de um transdutor de corrente do
tipo isolado de efeito Hall LA 55-P da fabricante LEM para a medio da corrente de entrada
dos conversores. Este sensor foi fixado na placa de circuito impresso do estgio de potncia
dos conversores e a medio enviada para a placa de circuito impresso do estgio de
controle. Com o auxlio de um potencimetro, ajusta-se o ganho do sensor de corrente para
uma sada com tenso de pico de 2V para a corrente de pico de entrada nominal de cada
conversor. Em seguida, a medio da corrente de entrada somada com a diferena entre as
tenses de sada para o controle do desbalanceamento dessas tenses atravs do circuito
somador. Aps essa operao, o sinal da corrente de entrada retificada por meio de um
circuito retificador de preciso, passa por um buffer e enviado ao conversor A/D ADC0808
2.

35
Somador
Conector
vindo do
sensor de
corrente
+
-
M
+15V
-15V
500
1N4148
ADC0808 2
10k
10k
10k
Retificador de Preciso
Ganho
ajustado para
2V
15k
15k
15k
15k
1N4148
10k

Fig. 2.11 Circuitos de interface de medio da corrente de entrada.
Circuitos de Converso D/A
Alguns sinais dentro do sistema de controle so manipulados dentro do FPGA em sua
forma digital. No entanto, o monitoramento de alguns desses sinais ser necessrio para a
verificao e acompanhamento da correta operao do sistema de controle adotado para os
conversores CA-CC estudados nesta tese. Portanto, um circuito para converso
digital/analgica (conversor D/A) se faz necessrio.
O circuito adotado um conversor D/A tipo R-2R de 8 bits. Sua configurao
apresentada na Fig. 2.12, onde b0 a b7 so os bits de entrada e Voa, a tenso analgica
correspondente de sada.

Fig. 2.12 Conversor D/A tipo R-2R de 8 bits.

2.4 Tcnica de Controle Aplicada ao FPGA
A tcnica de controle por corrente mdia de entrada para correo do fator de potncia em
conversores CA-CC muito comum devido ao CI dedicado UC3854. Seu diagrama funcional
bsico com as principais formas de onda apresentado na Fig. 2.13 e possui como
caractersticas: a necessidade de um sinal de referncia, o monitoramento de trs grandezas
fsicas dos conversores (corrente e tenso de entrada e tenso de sada) e duas malhas de
controle (compensador da corrente de entrada e compensador da tenso de sada).

36

Fig. 2.13 Diagrama funcional bsico do controle por corrente mdia de entrada para CFP e suas principais
formas de onda.
Para uma implementao digital, a aplicao desse tipo de tcnica torna-se desfavorvel,
apesar de ser possvel sua realizao [33]. Essa complexidade de implementao motivou a
pesquisa de tcnicas de controle mais simples, onde a partir da segunda metade da dcada de
1990, comearam a aparecer alguns resultados [38-40]. Um desses resultados foi o
desenvolvimento de tcnicas que permitem controlar os conversores CA-CC PWM com CFP
sem a necessidade de sinal de referncia e de compensador de corrente.
Partindo desse conceito de tcnicas de controle simplificadas, a tcnica utilizada baseia-se
no controle OCC, onde uma portadora com frequncia fixa e inclinao varivel a cada novo
ciclo utilizada para emular uma carga resistiva. As principais vantagens dessa tcnica de
controle so: monitoramento de apenas duas grandezas fsicas dos conversores (corrente de
entrada e tenso de sada), a no necessidade de um sinal de referncia de entrada e apenas
uma malha de controle (tenso de sada). Um diagrama funcional desta tcnica de controle
com as principais formas de onda apresentado na Fig. 2.14, onde R
sh
o ganho do sensor de
corrente, v
m
a tenso de sada do compensador de tenso e v
int
a tenso de sada do circuito
integrador.

Fig. 2.14 Diagrama funcional do OCC e suas principais formas de onda.
Como pode ser visto na Fig. 2.14, o modulador dessa tcnica de controle exige, alm da
portadora com inclinao varivel, a utilizao de um flip flop (FF) RS e de um gerador de
clock. O sinal de clock garante a operao PWM dos interruptores a uma frequncia

37
constante. J o FF RS responsvel por gerar o sinal PWM de comando dos interruptores a
partir dos eventos de clock e de comparao com
sh in
R i , que representa a corrente de
entrada do conversor. Dessa forma, sempre que houver uma comparao o sinal Q
mandado para o nvel lgico alto e sempre que ocorre a subida do clock, o sinal Q mandado
para nvel lgico baixo.
Observa-se que este um modulador bastante complexo, de difcil implementao e, que
no se adqua ao controle dos conversores em questo na tese, principalmente do ponto de
vista do controle digital. Sua soluo comercial analgica para o controle do conversor boost
clssico encontrada no CI dedicado IR1150 da fabricante International Rectifier [70].
Mas, essa mesma portadora com inclinao varivel pode ser obtida de forma mais
simplificada utilizando-se de um multiplicador. Para isso, utiliza-se de uma portadora
tradicional com inclinao fixa e multiplica-se por v
m
. Atravs de v
m
possvel variar o valor
de pico da portadora sem alterar seu perodo, controlando sua inclinao [56, 57]. O novo
diagrama funcional do controle incluindo as principais formas de onda apresentado na Fig.
2.15. Dessa forma, a nova tcnica de controle denominada ICC (Indirect Current Control)
favorvel a implementao digital e conta com todas as vantagens do OCC clssico j citadas.
A desvantagem dessa nova tcnica a utilizao de multiplicadores, fazendo com que, para
uma implementao analgica, ela se torne mais complexa e, para uma implementao digital,
necessite de um nmero de bits disponveis maior no microcontrolador e uma maior
capacidade de processamento de dados.
V
ref
C
v
(s)
V
o
X
PWM
R
sh
.I
in
R
sh
.|I
in
|
Driver S
compensador
de tenso
v
m
v
m
v
m
PWM
Portadora
dente de serra
v
m
v
c
v
c
v
pk

Fig. 2.15 Diagrama funcional do controle ICC e suas principais formas de onda.
Descrio Funcional do Controle
A partir da Fig. 2.15 observa-se que monitorado a tenso de sada V
o
e a corrente de
entrada I
in
. Essas grandezas so mensuradas atravs de sensores e circuitos de interfaces,
condicionando os sinais a nveis compatveis com as entradas dos conversores A/Ds

38
externos, conforme descrito no item 2.3.2. Os conversores A/D enviam os dados atravs de
suas portas paralelas para o FPGA.
A amostra da tenso de sada, aps ser digitalizada, comparada com um valor digital
dado como v
ref
. O erro resultante aplicado ao compensador digital de tenso, cuja sada
determina o valor da tenso v
m
. Esta tenso de sada do compensador v
m
(um nmero
digital) subtrada da amostra da corrente de entrada retificada e digitalizada, gerando a
tenso de controle v
c
(uma senide retificada invertida) que ser comparada com a portadora
gerada digitalmente, e multiplicada por v
m
, determinando assim a largura do pulso a ser
aplicado ao interruptor controlado e realizando a correo do fator de potncia. Este sinal
PWM enviado a um driver que aciona ou bloqueia o interruptor controlado.
Para facilitar o entendimento do princpio de funcionamento do sistema de controle, a Fig.
2.16 apresenta as principais formas de onda do ICC para CFP em um perodo da tenso de
entrada com uma frequncia de comutao reduzida para melhor visualizao.

Fig. 2.16 Principais formas de onda do ICC para CFP.

2.5 Funes de Transferncia Discretizadas
A funo de transferncia do compensador da tenso de sada dos conversores a serem
usados nesta tese no sistema de controle digital precisa ser discretizada no tempo. Num dos
processos mais comuns, utiliza-se de projetos convencionais (lugar das razes e resposta em
frequncia) no domnio do tempo para se obter um compensador contnuo no tempo, C(s) e,
depois, converte-se esse compensador para o domnio discreto no tempo (digital), C(z),

39
atravs de mtodos de discretizao. Os mtodos mais utilizados na prtica so o mtodo de
Euler, bilinear (Tustin) e aproximao por zeros e plos [33].
A estabilidade de um sistema de controle em malha fechada no tempo contnuo
determinada pela localizao dos plos em malha fechada no plano s, segundo seus critrios.
Uma vez que, o compensador C(s) passa para o plano z discreto no tempo, C(z), a sua
estabilidade estar relacionada localizao dos plos no plano z correspondente aos plos e
zeros equivalentes no plano s, onde existe a relao:

sT
z e = . (2.2)
Vale ressaltar que, o comportamento dinmico do compensador discreto diretamente
relacionado ao perodo de amostragem T, onde a localizao dos plos e zeros no plano z
depende do perodo de amostragem utilizado. Em outras palavras, uma mudana no perodo
de amostragem modifica a localizao dos plos e zeros no plano z e pode causar
instabilidade no controle.
Mapeamento entre o Plano s e o Plano z
No projeto de um sistema de controle no domnio do tempo, a localizao dos plos e
zeros no plano s so muito importantes na previso do comportamento dinmico do sistema.
Similarmente, no projeto de sistemas de controle digitais, a localizao dos plos e zeros no
plano z so igualmente importantes.
A relao entre as variveis s e z dada pela equao (2.2) e significa que, um plo no
plano s pode ser localizado no plano z atravs desta relao. Sendo que uma varivel
complexa s possui uma parte real e uma parte imaginria , tem-se:
s j = + . (2.3)
Assim:

2 T( j ) T Tj T j( T k )
z e e e e e
+ +
= = = . (2.4)
Observa-se da equao (2.4) que, plos e zeros no plano s, onde as frequncias diferem
em mltiplos da frequncia de amostragem 2/T, so mapeados na mesma localizao no
plano z. Significa que existem infinitos valores de s para cada valor de z.
Sendo um valor negativo no semiplano esquerdo do plano s, este corresponde a:
1
T
z e

= < . (2.5)
O eixo imaginrio j no plano s corresponde a:
1 z = . (2.6)
Isto quer dizer que o eixo imaginrio no plano s ( = 0) corresponde ao crculo unitrio no
plano z e o interior do circulo unitrio corresponde ao semiplano esquerdo do plano s. Uma

40
representao grfica mostrando a correspondncia entre o plano s e o plano z apresentada
na Fig. 2.17.
Faixa
Primria
j
1
2
s
j
1
2
s
j
plano s
0 0
1
plano z
Im z
Re z
1
2 3
5 4
1
2 3
5
4

Fig. 2.17 Diagrama mostrando a correspondncia entre um caminho de pontos na faixa primria do plano s e o
caminho correspondente no crculo unitrio do plano z.
Anlise de Estabilidade de Sistemas de Malha Fechada no Plano z
A condio para que um sistema com funo de transferncia digital G(z) seja estvel
que cada plo da malha fechada deve estar dentro do crculo unitrio do plano z ou ter uma
magnitude menor que 1. Esta condio pode ser deduzida para o caso das funes no domnio
do tempo, onde a estabilidade requer que os plos estejam no semiplano esquerdo do plano s.
Por conta do mapeamento do plano s para o plano z, onde os pontos no semiplano esquerdo
do plano s correspondem a pontos dentro do crculo unitrio no plano z, a estabilidade no
tempo discreto requer que cada plo esteja inserido dentro do crculo unitrio do plano z.
Qualquer plo localizado fora do crculo unitrio pode fazer com que o sistema fique instvel.
Se um simples plo se localiza em 1 z = , ento o sistema se torna criticamente estvel. O
sistema se torna criticamente estvel tambm se um simples par de plos complexos
conjugados estiverem no crculo unitrio do plano z. Qualquer plo mltiplo que esteja no
crculo unitrio faz com que o sistema se torne instvel. Os zeros no afetam a estabilidade
absoluta do sistema podendo, portanto, estarem alocados em qualquer regio do plano z.
Projeto Baseado no Mtodo do Lugar das Razes
Como apresentado na seo anterior, a estabilidade de um sistema de controle no tempo
discreto pode ser avaliada com respeito ao crculo unitrio do plano z. Por exemplo, se os
plos da malha fechada so conjugados complexos e esto dentro do crculo unitrio, a
resposta ao degrau unitrio ser oscilatria.

41
Em acrscimo s caractersticas da resposta transitria de um sistema dado, tambm
necessrio investigar os efeitos dos ganhos do sistema e/ou do perodo de amostragem para a
estabilidade do sistema em malha fechada. Com esses propsitos, o mtodo do lugar das
razes se mostra bastante til.
O mtodo do lugar das razes desenvolvido para sistemas no domnio do tempo podem ser
estendidos para os sistemas discretos sem modificaes, exceto que o limite de estabilidade
mudado do eixo imaginrio do plano s para o crculo unitrio do plano z. A razo para o
mtodo do lugar das razes poder ser estendido aos sistemas discretos que a equao
caracterstica para o sistema discreto possui a mesma forma que para o sistema no domnio do
tempo. Por exemplo, para o sistema apresentado na Fig. 2.18 a equao caracterstica :
1 0 G( z ) H( z ) + = . (2.7)
A equao (2.7) tem exatamente a mesma forma de uma equao para a anlise do lugar
das razes no plano s. Entretanto, a alocao dos plos para a malha fechada no plano z
precisa ser interpretada diferentemente daquela utilizada no plano s.

Fig. 2.18 Sistema discreto em malha fechada.
Projeto Baseado na Resposta em Frequncia
Os conceitos de resposta em frequncia para os sistemas de controle no domnio do tempo
so os mesmos aplicados para os sistemas de controle digital. O mtodo de resposta em
frequncia tem sido comumente utilizado para se projetar os compensadores da malha fechada
pelo fato de se tratar de um mtodo simples. Na realizao deste mtodo em sistemas
discretos importante que o sistema possua um filtro passa baixa antes da amostragem dos
sinais, de modo a filtrar as faixas de frequncias indesejveis. Assim, a resposta de um
sistema linear invariante no tempo submetido a uma entrada senoidal preserva a frequncia e
modifica apenas a amplitude e fase do sinal de entrada. Logo, a amplitude e fase so os nicos
parmetros que devem ser tratados.
Antes de aplicar o mtodo de resposta em frequncia para analisar e projetar os sistemas
de controle discretos, algumas modificaes no plano z so necessrias. Como no plano z a
frequncia dada como sendo:

j T
z e

= , (2.8)

42
se for aplicado a resposta em frequncia no plano z, a simplicidade dos grficos logartmicos
poder ser totalmente perdida. Assim, a aplicao direta deste mtodo no recomendada,
pois a transformada z mapeia as faixas primria e complementares do semiplano esquerdo do
plano s dentro do crculo unitrio do plano z enquanto que, a resposta em frequncia, que lida
com todo o semiplano esquerdo, no pode ser aplicada ao plano z.
Esta dificuldade, entretanto, pode ser solucionada transformando a funo de transferncia
no plano z para o plano w. Esta transformao, comumente conhecida como transformao w
ou bilinear, definida como:

1 2
1 2
( T )w
z
( T )w
+
=
. (2.9)
Resolvendo a equao (2.9) para w, obtm-se a relao inversa:

2 1
1
z
w
T z

=
+
. (2.10)
Atravs da transformada z e da transformada w, a faixa primria do semiplano esquerdo
do plano s primeiramente mapeada dentro do crculo unitrio no plano z e depois mapeada
em todo o semiplano esquerdo do plano w. Esses dois processos so apresentados na Fig.
2.19.
1
2
s
j
1
2
s
j
0 0
1
0
2
T
sT
z e =
2 1
1
z
w
T z

=
+

Fig. 2.19 Diagramas mostrando o mapeando do plano s para o plano z e do plano z para o plano w.
Uma vez que a funo de transferncia G(z) transformada em G(w), ela poder ser
tratada como uma funo de transferncia convencional em w. Dessa forma, as tcnicas
convencionais de resposta em frequncia podem ser usadas no plano w para o projeto do
compensador digital.
Mesmo o plano w reconstruindo geometricamente o plano s, o eixo da frequncia no plano
w distorcido. A frequncia fictcia v e a frequncia atual so relacionadas por:

43

2
2
T
v tan
T

=

. (2.11)
Nota-se que, se a frequncia atual se mover de
1
2
s
a 0, a frequncia fictcia v se
mover de a 0 e se, se mover de 0 a
1
2
s
, v se mover de 0 a .
Segundo [69], os procedimentos para o projeto de um compensador no plano w devem ser
utilizados como se segue:
Obter G(z), a transformada z da funo de transferncia da planta precedida pelo
amostrador ZOH. Ento, transformar G(z) na funo de transferncia G(w) atravs da
transformao bilinear dada pela equao (2.9);
Substituir w jv = em G(w) e desenhar o diagrama de Bode para G(jv);
Ler no diagrama de Bode as constantes de erro esttico, a margem de fase e a margem
de ganho;
Assumindo que o ganho em baixa frequncia da funo de transferncia G
D
(w) do
compensador digital unitria, determinar o ganho do sistema satisfazendo o
requerido para a constante de erro esttico dada. Ento, usando as tcnicas
convencionais de projeto para os compensadores no domnio do tempo, determinar os
plos e zeros da funo de transferncia digital do compensador G
D
(w). Assim, a
funo de transferncia de lao aberto dado por
D
G ( w) G( w) ;
Transformar a funo de transferncia do compensador digital G
D
(w) em G
D
(z) atravs
da transformao bilinear dada pela equao (2.10);
Implementar a funo de transferncia G
D
(z) atravs de algoritmos computacionais.
Representao Numrica
Uma primeira deciso a ser tomada em uma aplicao de sistemas de controle digitais
sobre quando utilizar um processador de ponto fixo ou flutuante para a manipulao
aritmtica do sistema. No geral, as arquiteturas em ponto flutuante so mais caras que as de
ponto fixo, ocasionando numa vantagem para a escolha do ponto fixo. Outra vantagem do
ponto fixo que o formato em nmero inteiro ideal em aplicaes reais onde se utilizam
conversores A/D e D/A, j que estes dispositivos normalmente convertem grandezas
analgicas em nmeros de ponto fixo e vice versa [33].
Contudo, o ponto flutuante permite a representao numrica adequada para escalas com
grandes variaes, permitindo uma faixa dinmica maior com melhor preciso por apresentar

44
um nmero de bits mais elevado. Desta forma, entre nmeros grandes o incremento pode ser
maior e entre nmeros pequenos, o espaamento menor. Esta flexibilidade na representao
de nmeros grande e pequenos a principal vantagem da utilizao da representao em
ponto flutuante.
Dessa forma, a aritmtica em ponto flutuante oferece ao projetista a facilidade de
operao e manipulao em aplicaes com manuseio de diferentes magnitudes numricas,
enquanto que, na aritmtica em ponto fixo, o projetista dever se certificar de que a cada
operao os valores envolvidos estejam devidamente representados.
O FPGA estudado e avaliado neste trabalho se comportar como processador de ponto
fixo. Neste caso, ao se utilizar de um processador de ponto fixo, o que se costuma fazer
escalonar adequadamente os nmeros em funo de sua magnitude, exigindo mais do
projetista, visto que as rotinas que envolvem operaes aritmticas precisam ser analisadas
cuidadosamente, de forma a representar adequadamente os valores numricos envolvidos nos
algoritmos.
Sabe-se que as funes de transferncia digitais esto no domnio z. No entanto, para a
devida implementao dessas funes dentro de um controlador digital, como o FPGA, faz-se
necessrio que essa funo seja reescrita sob a forma de equaes a diferenas. Para ilustrar
esse escalonamento a partir de equaes a diferenas, considera-se a funo de transferncia
de primeira ordem de um compensador digital expresso na equao (2.12). A comunicao
com a interface de todos os dispositivos foi especificada para ser de 8 bits.

1
0 1
1
1
1
b b z Y( z )
G( z )
U( z ) a z
+
= =
+
. (2.12)
A relao no domnio do tempo entre a entrada u e a sada y num tempo de amostragem k
dada por:

0 1 1
1 1 y( k ) b u( k ) b u( k ) a y( k ) = + . (2.13)
Uma maneira de se calcular todos os coeficientes do lado direito da equao (2.13) seria
utilizando-se do complemento aritmtico de 2, por se tratar de uma simples operao de
deslocamento, onde os coeficientes so arredondados para nmeros inteiros. Mas,
infelizmente, na maioria dos casos, estes coeficientes so nmeros menores que 1.
Uma maneira de solucionar este problema escalonando a equao para um nmero
adequadamente grande (N) que est na ordem de 2 de forma que os coeficientes sejam
escalonados para nmeros grandes e inteiros. Esta representao conhecida como notao q.

45
Assim, o nmero de bits necessrios para representar estes nmeros escalonados
determinado. A equao (2.13) passa a ser representada por:

( ) ( ) ( )
0 1 1
1 1 N b u( k ) N b u( k ) N a y( k )
y( k )
N
+ +
=

. (2.14)
Como N escolhido para ser um nmero na potncia de 2, as operaes de multiplicao e
diviso so simplesmente manipuladas por operaes de deslocamento.

2.6 Programao do FPGA
A programao dos dados envolvidos no controle dos conversores atravs do FPGA
feita usando o software Quartus II Web Edition desenvolvido pela Altera, conforme
apresentado no item 2.2.2, onde se utilizar de blocos disponibilizados pela Altera e blocos
feitos a partir de programao em VHDL. Um detalhamento das instrues em VHDL podem
ser encontradas em [71]. O programa utilizado comum ao controle dos trs conversores
estudados nesta tese, onde a diferena se d na programao do conversor CA-CC de trs
nveis convencional onde necessrio a utilizao de apenas um modulador PWM. O
diagrama de blocos completo do programa no ambiente do software Quartus II Web Edition
pode ser visto na Fig. 2.20. Todos os programas gerados em VHDL so encontrados no
Apndice A.

Fig. 2.20 Diagrama de blocos completo do controle digital realizado no Quartus II Web Edition.
Conforme apresentado na Fig. 2.20, nota-se que vrias etapas do processo de controle dos
conversores so realizadas paralelamente, destacando uma das principais vantagens no uso do
FPGA. Para melhor entendimento do processo, essas etapas sero descritas separadamente.

46
Gerenciamento de clock e gerao das portadoras
O diagrama de blocos responsvel pelo gerenciamento do clock e a gerao das portadoras
apresentado na Fig. 2.21. O sinal de entrada do clock advm internamente da placa de
desenvolvimento do FPGA e possui uma frequncia igual a 50MHz. Esse sinal passado por
um bloco chamado clk_freq criado por VHDL com o objetivo de gerar outro sinal de clock
de frequncia igual a 250kHz (divisor de frequncia) para ser enviada aos circuitos
conversores A/D externos e ao bloco do controlador digital. Os blocos chamados contador e
comparador2 so blocos fornecidos pela Altera e tambm agem como divisor de frequncia,
diminuindo o valor da frequncia de clock para 20kHz, valor da frequncia de comutao dos
interruptores. Este sinal de clock alimenta o bloco chamado portadoras, um bloco criado por
VHDL para gerar as portadoras do tipo dente de serra defasadas entre si de 180 necessrias
para os conversores intercalado e de cinco nveis. O conversor de trs nveis convencional
utiliza-se de apenas uma portadora.
p
o
r
t
a
d
o
r
a

1
a
c
l
r

Fig. 2.21 Diagrama de blocos do gerenciamento de clock e gerao das portadoras.
Compensador digital e tenso de controle
O diagrama de blocos responsvel pelo compensador digital e gerao da tenso de
controle v
c
apresentado na Fig. 2.22. A tenso vinda dos sensores de tenso de sada que
foram somadas e convertida em sinal digital entra no bloco chamado voltage_regulator
criado atravs de VHDL, onde comparada com uma tenso de referncia v
ref
e gera uma
tenso de sada v
m
, onde na verdade estas tenses tratam-se de nmeros digitais. Este
sinal v
m
subtrado pelo sinal digitalizado da tenso vinda do sensor de corrente de entrada
atravs do bloco chamado lpm_add_sub1 fornecido pela Altera. O resultado gera a tenso
de controle v
c
, uma senide retificada invertida, digital e em 8bits.

47

Fig. 2.22 Diagrama de blocos do compensador digital e tenso de controle.
Multiplicadores e moduladores PWM
O diagrama de blocos responsvel pelas multiplicaes e pelos moduladores PWM
apresentado na Fig. 2.23. Na execuo de uma multiplicao de um dado de 8bits com outro
dado de 8bits o resultado ser um dado de 16bits. Visto isso, a tenso de controle v
c

multiplicada pelo valor de pico das portadoras (205 em decimal) no bloco chamado mult2
para se adequar ao nmero de 16bits vindo da multiplicao do sinal v
m
pelas portadoras,
realizado nos blocos multiplyer. Assim, os dados em 16bits (tenso de controle e
portadoras) so comparados no bloco chamado modulador2, onde, quando a tenso de
controle for maior ou igual portadora, o sinal PWM alto e, quando a tenso de controle for
menor que a portadora, o sinal PWM baixo. Todos os blocos dessa etapa so fornecidos pela
Altera. Ao contrrio de outros microcontroladores, o FPGA no espera por alguma
interrupo para processar os dados, mas, o faz continuamente e de forma paralela. Os sinais
v
m
, v
c
e |i
in
| so monitorados em 8bits utilizando-se de circuitos conversores D/A apresentados
no item 2.3.2.

Fig. 2.23 Diagrama de blocos dos multiplicadores e moduladores PWM.

48
2.7 Circuitos de Drivers
Os sinais oriundos das sadas PWM criadas no FPGA so os sinais de comando dos
interruptores controlados dos conversores CA-CC estudados nesta tese. Estes sinais so
aplicados primeiramente ao um CI de buffer do tipo ULN2003 para elevar de 3,3V (sada do
FPGA) para 15V, nvel de tenso necessrio para aplicar no circuito de driver utilizado para
colocar os interruptores em conduo ou bloqueio.
O circuito de driver utilizado um mdulo concebido no prprio laboratrio GPEC onde
este trabalho foi realizado e um driver de acionamento duplo, ou seja, pode acionar dois
interruptores com o mesmo sinal de comando, ideal para aplicao em interruptores
bidirecionais como o utilizado neste trabalho. Um esquemtico bsico do circuito de driver
apresentado na Fig. 2.24, onde foram omitidos alguns componentes.

Fig. 2.24 Esquemtico bsico do circuito de driver utilizado para o acionamento dos interruptores.

2.8 Concluses
Este captulo teve por objetivo apresentar o microcontrolador programvel FPGA
utilizado nesta tese, os circuitos de interface utilizados entre o estgio de potncia e o estgio
de controle, a tcnica de controle digital aplicada aos conversores estudados neste trabalho,
alguns conceitos gerais da teoria de controle discreto relatado na literatura e a programao
desta tcnica de controle no FPGA. Destes procedimentos listam-se as seguintes concluses:
O FPGA se mostra vantajoso em relao ao DSP nos seguintes quesitos:
o Capacidade de operar tarefas concorrentes;

49
o Elevada velocidade de processamento;
o Simplicidade de programao de software;
o Flexibilidade na programao de hardware.
Entretanto, as desvantagens do FPGA em relao ao DSP so:
o Elevado custo, o que na prtica pode desaparecer substituindo o FPGA por
um circuito integrado especfico baseado no programado no FPGA, para
produo em massa;
o No possuir um conversor A/D integrado.
A tcnica de controle ICC proposta apresenta uma certa simplicidade para uma
implementao em sistemas digitais alm de incorporar as demais vantagens da
tcnica de controle OCC (duas grandezas fsicas monitoradas e uma malha de
controle);
O trs conversores CA-CC estudados neste trabalho podem ser controlados pelo
mesmo programa feito no FPGA, onde a diferena se d apenas na programao para
o conversor de trs nveis convencional onde utiliza-se apenas de uma portadora e uma
moduladora PWM. Dessa forma, necessrio a confeco de apenas uma placa de
controle.

50
CAPTULO 3
CONVERSOR CA-CC MONOFSICO DE TRS NVEIS
CONVENCIONAL

3.1 Introduo
Foi visto no item 1.5 que uma configurao favorvel ao estgio de entrada de um sistema
no-break on-line no isolado composta por uma topologia que integra o retificador e o
estgio pr-regulador e que possua acesso ao neutro comum. Tambm foi mostrado que um
conversor que apresenta esta integrao com acesso ao neutro comum o conversor CA-CC
monofsico dobrador de tenso ou conversor de trs nveis [27-29], sendo um conversor que
opera com alta eficincia, pois somente um ou dois semicondutores conduzem
simultaneamente, diminuindo-se as perdas por conduo.
Assim, estudado neste captulo o conversor CA-CC monofsico de trs nveis
convencional, apresentando sua estrutura topolgica, princpio de funcionamento, etapas de
operao e principais formas de onda, uma anlise quantitativa do estgio de potncia e sua
operao dinmica. Tambm so apresentados um exemplo de projeto do conversor e
resultados de simulao e experimental.

3.2 Anlise Qualitativa
3.2.1 Topologia e Princpio de Funcionamento
A topologia do conversor CA-CC de trs nveis convencional apresentada na Fig. 3.1,
conforme o que foi descrito no item 1.5, sendo composta dos seguintes elementos: um indutor
L
b
localizado no lado CA, quatro interruptores controlados S1, S2, S3 e S4 (com seus
respectivos diodos intrnsecos em antiparalelo) formando dois interruptores bidirecionais,
quatro diodos D1, D2, D3 e D4 que comutam em alta frequncia e dois capacitores de filtro
C1 e C2 com um ponto de conexo comum. Este ponto de conexo comum ligado ao neutro
da fonte de alimentao do conversor.

51

Fig. 3.1 Topologia do conversor CA-CC de trs nveis convencional com interruptores e diodos em paralelo.
Este conversor caracteriza-se por apresentar, segundo [29, 33]:
Estgio retificador integrado ao conversor boost reduzindo o nmero de componentes;
Utilizao de dois interruptores bidirecionais em corrente com comando nico
simplificando o circuito de controle;
Tenso de bloqueio dos interruptores sendo a metade da tenso de sada,
possibilitando o uso de componentes de menor tenso nominal, reduzindo as perdas
por conduo e comutao;
Reduzido nmero de semicondutores que processam energia simultaneamente,
reduzindo as perdas por conduo;
Existncia do ponto mdio entre duas tenses nos estgios de sada, facilitando o by-
pass do no-break e estando disponvel para alimentao de inversores meia ponte ou
dupla meia ponte, no caso dos no-breaks ou para a alimentao de conversores CC-CC
de mltiplos nveis. No entanto, a presena de dois estgios de sada necessita de uma
malha de controle que imponha o equilbrio entre estas tenses.
Esse conversor comporta-se como se fosse constitudo por dois conversores boost
clssico. Para cada semiciclo da tenso de entrada o conversor opera de maneira
complementar, onde h a combinao de um diodo (D1 ou D3) e um interruptor associado a
um diodo intrnseco (S1:D
S2
ou S2:D
S1
). No semiciclo em que o diodo (D1 ou D3) permanece
bloqueado, a carga conectada nesse estgio de sada alimentada exclusivamente pelo
capacitor, no havendo transferncia de energia da fonte de alimentao durante o intervalo
de meio ciclo.
Dependendo do estado dos interruptores bidirecionais (conduzindo ou bloqueado), a
tenso entre os pontos A e O pode assumir trs valores distintos (+Vo, 0, e Vo). Da vem o
nome de conversor de trs nveis. Durante o semiciclo positivo da tenso de entrada, a tenso
entre os pontos A e O apresenta nvel zero quando os interruptores estiverem em conduo e
nvel +Vo quando os interruptores estiverem bloqueados. No semiciclo negativo o

52
comportamento anlogo. A tenso V
AO
apresentada na Fig. 3.2, considerando uma baixa
frequncia de comutao para melhor visualizao.
0
A
m
p
l
i
t
u
d
e
t
+Vo
-Vo
V
AO

AO
para o conversor monofsico de trs nveis.
O conversor de trs nveis convencional apresenta quatro etapas de operao, sendo duas
para cada semiciclo da tenso de entrada. Segue-se a descrio do funcionamento dessas
etapas de operao.

3.2.2 Etapas de Operao Semiciclo Positivo da Tenso de Entrada
Durante o semiciclo positivo da tenso de entrada os diodos D3 e D4 e os interruptores S2
e S4 permanecem bloqueados enquanto que o capacitor de sada C2 fornece energia carga a
ele associado. Assim, o conversor apresenta duas etapas de operao descritas a seguir.
1. Etapa Etapa de Acumulao de Energia
Durante esta etapa, os interruptores S1 e S3 entram em conduo. Os diodos D1 e D2
esto inversamente polarizados. A corrente que circula atravs do indutor L
b
cresce
linearmente e a energia armazenada. Nos estgios de sada, cada capacitor fornece energia
carga correspondente. Nesta etapa existem quatro semicondutores conduzindo
simultaneamente a corrente de entrada: D
S2
e S1; D
S4
e S3. Esta etapa de operao est
ilustrada na Fig. 3.3, e o caminho da circulao da corrente marcada em negrito. A etapa
termina quando os interruptores S1 e S3 so bloqueados.
A equao diferencial que define esta 1 etapa apresentada a seguir:

53

in
in b
di
v ( t ) L
d t
= . (3.1)
L
b
C1
C2
D1 D2
D3 D4
S3 S4
V
in
V
o1
V
o2
A O
S1
D
S1
D
S2
S2
D
S3
D
S4
I
C1
I
o
I
in
I
C2
I
o
V
Lb

Fig. 3.3 1 etapa de operao do conversor para o semiciclo positivo da tenso de entrada.
2 Etapa Etapa de Transferncia de Energia
Quando os interruptores S1 e S3 so comandados a bloquearem, os diodos D1 e D2
entram em conduo e o indutor L
b
e a fonte de alimentao transferem a energia para a carga.
Nesta etapa apenas dois semicondutores conduzem a corrente de entrada, os diodos D1 e D2.
Esta etapa est ilustrada na Fig. 3.4.

1
in
in o b
di
v ( t ) V L
d t
= . (3.2)

Fig. 3.4 2 etapa de operao do conversor para o semiciclo positivo da tenso de entrada.
As principais formas de onda tericas do conversor CA-CC de trs nveis convencional
so apresentadas na Fig. 3.5, onde: I
M
a corrente mxima de entrada, I
m
a corrente mnima
de entrada, V
o1
a tenso de sada do capacitor C1, V
o
a tenso de sada total (
1 2 o o
V V + ) e V
in

a tenso de entrada.

54

Fig. 3.5 Principais formas de onda idealizadas para o semiciclo positivo da tenso de entrada.

3.2.3 Etapas de Operao Semiciclo Negativo da Tenso de Entrada
Durante o semiciclo negativo da tenso de entrada, de forma anloga anlise anterior,
porm de forma complementar, os diodos D1 e D2 e os interruptores S1 e S3 permanecero
bloqueados enquanto que o capacitor de sada C1 fornece energia carga a ele associado e o
sentido da corrente no indutor invertido.

55
1. Etapa Etapa de Acumulao de Energia
Nesta etapa, os interruptores S2 e S4 entram em conduo. Os diodos D2 e D4 esto
inversamente polarizados. A corrente que circula atravs do indutor L
b
cresce linearmente e a
energia armazenada. Nos estgios de sada, cada capacitor fornece energia carga
correspondente. Nesta etapa existem quatro semicondutores conduzindo simultaneamente a
corrente de entrada: D
S1
e S2; D
S3
e S4. Esta etapa de operao est ilustrada na Fig. 3.6, e o
caminho da circulao da corrente marcada em negrito. A etapa termina quando os
interruptores S2 e S4 so bloqueados.

in
in b
di
v ( t ) L
d t
= . (3.3)
L
b
C1
C2
D1 D2
D3 D4
S3 S4
V
in
V
o1
V
o2
A O
S1
D
S1
D
S2
S2
D
S3
D
S4
I
C1
I
o
I
in
I
C2
I
o
V
Lb

2 Etapa Etapa de Transferncia de Energia
Quando os interruptores S2 e S4 so comandados a bloquear, os diodos D2 e D4 entram
em conduo e o indutor L
b
e a fonte de alimentao transferem a energia para a carga. Nesta
etapa apenas dois semicondutores conduzem a corrente de entrada, os diodos D2 e D4. Esta
etapa est ilustrada na Fig. 3.7.

2
in
in o b
di
v ( t ) V L
d t
= . (3.4)


56
As principais formas de onda tericas do conversor CA-CC de trs nveis convencional
para o semiciclo negativo da tenso de entrada so apresentadas na Fig. 3.8, de forma anloga
ao que foi apresentado para o semiciclo positivo.


57

3.3 Anlise Quantitativa do Estgio de Potncia
O conversor CA-CC monofsico de trs nveis convencional pode ser visto como sendo
composto de dois conversores boost distintos, onde cada um opera em um semiciclo da tenso
de entrada. Dessa forma, a anlise do conversor realizada considerando a operao do
mesmo no semiciclo positivo da tenso de entrada, modo de conduo contnua e a Fig. 3.9
representa o circuito do conversor para a realizao dessa anlise.

Fig. 3.9 Circuito do conversor de trs nveis para o semiciclo positivo da tenso de entrada.

3.3.1 Operao em Regime Permanente
Admitindo que a corrente de entrada senoidal e em fase com a tenso de entrada, tm-se
as relaes de potncia para o conversor de trs nveis descritas abaixo.
Sendo a tenso de entrada definida por:
( ) . ( ) 0 2
in p
v t V sen t t = . (3.5)
A corrente de entrada definida por:
( ) . ( ) 0 2
in p
i t I sen t t = . (3.6)
A potncia de entrada instantnea :
( ) ( ). ( ) 0 2
in in in
p t v t i t t = . (3.7)
Substituindo (3.5) e (3.6) em (3.7), obtm-se:

2
( ) . . ( )
in p p
p t V I sen t = . (3.8)
Levando em conta o rendimento, e calculando a potncia mdia, a potncia de sada ser:

1
.
2
p p
Po Vo Io V I = = . (3.9)

58
3.3.2 Determinao do Ganho Esttico
A metodologia utilizada para determinar o ganho esttico baseada no valor mdio da
tenso V
L
sobre o indutor L
b
. No indutor a tenso mdia num perodo de comutao nula
para ambos os semiciclos da tenso de entrada. Como consequncia, as variaes de fluxo
magntico em cada etapa de operao so iguais. Partindo desta definio, obtm-se a
equao (3.10) relacionado ao semiciclo positivo da tenso de entrada:

1 2 etapa etapa
= . (3.10)
Substituindo as variaes de fluxo na equao (3.10), obtm-se a equao (3.11):

1 0 1 1
( ) ( ) ( ( )) ( )
in o in
v t t t V v t T t = . (3.11)
A razo cclica, D, definida como a relao entre o intervalo de conduo do interruptor
num perodo de comutao:

ON
t
D
T
= , (3.12)
onde t
ON
o intervalo de conduo do interruptor e T o perodo de comutao.
Os intervalos de tempo de cada etapa de operao em funo da razo cclica so
apresentados abaixo:

1 0
1
t t D T
T t T D T
=
. (3.13)
Substituindo a equao (3.13) em (3.11), respectivamente, obtm-se:

1
( ) ( ( )) ( . )
in o in
v t D T V v t T DT = . (3.14)
Resolvendo a equao (3.14), obtm-se:
( ) ( )
1
1
1
( )
( ) 1
o
o in
in
V
V T D T v t T
v t D
= =
. (3.15)
Percebe-se que o valor encontrado para o ganho esttico o mesmo de um conversor
boost clssico operando no modo de conduo contnua.

3.3.3 Variao da Razo Cclica
Como o conversor possui como caractersticas uma tenso de sada constante e uma
tenso de entrada com variao senoidal, a fim de comand-lo adequadamente sob frequncia
de comutao constante, a razo cclica deve variar a cada perodo de comutao.
Substituindo (3.5) em (3.15), tem-se:

59

1
1
( ) 1 ( )
o
p
V
V sen t D t
=

. (3.16)
Resolvendo a equao (3.16) em funo da razo cclica D(t), tem-se:

1
( ) 1 . ( )
p
o
V
D t sen t
V
= . (3.17)
Definindo o parmetro como sendo a relao entre a tenso de sada e o valor de pico da
tenso de entrada, tem-se:

1 o
p
V
V
= . (3.18)
Substituindo a equao (3.18) em (3.17), obtm-se:

1
( ) 1 . ( ) D t sen t
= . (3.19)
A equao (3.19) representa a variao da razo cclica ao longo do tempo. Esta variao
percorrer valores entre a unidade e um valor mnimo definido por , a cada meio perodo da
tenso de alimentao. A representao grfica da variao da razo cclica expressa em
(3.19) apresentada na Fig. 3.10, onde se observa que os valores mximos ocorrero na
passagem por zero da tenso de alimentao e, os mnimos nos instantes da passagem pelo
valor de pico da tenso de alimentao.

Fig. 3.10 Variao da razo cclica em funo do tempo para um perodo da tenso de entrada.

3.3.4 Determinao da Ondulao de Corrente de Entrada
A ondulao da corrente de entrada atravs do indutor L
b
varia ao longo do ciclo da rede
em virtude da variao da tenso de entrada e da razo cclica do interruptor. O conhecimento

60
dessa variao de ondulao se faz necessria para o correto dimensionamento da indutncia
de entrada.
A anlise da ondulao da corrente realizada observando-se um perodo de comutao
do interruptor. Assim, tem-se que a equao diferencial relativa 1 etapa de operao :
. ( ) 0
in
b in
di
L v t
d t

= . (3.20)
Resolvendo a equao (3.20) para uma variao da razo cclica (dt = D(t)/f
s
), tem-se:

1
[1 ( )] ( )
in o
s b
D t D t
I V
f L

=
. (3.21)
Substituindo (3.19) em (3.21), obtm-se:

1 2
( ) ( ( ))
L o
s b
sen t sen t
I V
f L

=

. (3.22)
Adotando a relao
1
.
b s
o
L f
V
como fator de parametrizao, chega-se a equao (3.23):

2
1
( ) ( ) ( ( ))
( )
L b s
L
o
I t L f sen t sen t
I t
V

= = . (3.23)
A Fig. 3.11 apresenta de forma grfica a variao da ondulao da corrente parametrizada
da entrada em meio perodo da rede para diferentes valores de .

Fig. 3.11 Variao da ondulao da corrente parametrizada para meio perodo da rede.

61
O mximo valor da ondulao de corrente parametrizada calculada a partir da equao
(3.23). Assim, derivando-a e igualando-a a zero, tem-se:
[ ]
2
( ) cos( )
2 ( ) 0
in
d I t t
sen t
d t

= = . (3.24)
Resolvendo (3.24), tem-se que as razes da equao so:

2
2
t asen
t
. (3.25)
As razes dessa equao apontam um ponto de mnimo e um de mximo. Com interesse
no ponto de mxima ondulao de corrente, substituem-se os valores de t de (3.25) em
(3.23). O resultado da corrente parametrizada encontrada :

2
2 2
1
2 4
in
sen asen sen asen
I asen

= =

. (3.26)
Assim, substituindo-se esse valor na equao(3.23), obtm-se o mximo valor da
ondulao de corrente atravs do indutor dado pela equao (3.27).
( )
1 1
max
4
o o
in in
b s b s
V V
I I t
L f L f
= =

. (3.27)
Dessa forma, o valor da indutncia pode ser calculado de acordo com a equao (3.28):

1
4
o
b
in s
V
L
I f
=

. (3.28)

3.3.5 Determinao da Ondulao de Tenso no Capacitor C1
O circuito que representa o estgio de sada do conversor para o semiciclo positivo da
tenso de entrada apresentado na Fig. 3.12. Neste circuito, a fonte de corrente corresponde a
corrente que circula pelo diodo D1 e que circular pelo capacitor de sada e pela carga.

62

Fig. 3.12 Circuito equivalente do estgio de sada do conversor para o semiciclo positivo da tenso de entrada.
A forma de onda da corrente que circula no capacitor do filtro C1, na frequncia de
comutao, apresentada na Fig. 3.13 para um perodo da rede.
2
t
0
i
C1

Fig. 3.13 Forma de onda da corrente no capacitor de filtro C1 para um perodo da rede.
A corrente que circula atravs do capacitor C1 resulta da diferena entre a corrente total
de entrada i
D1
(t) e a corrente que circula na carga i
R
(t):

1 1
( ) ( ) ( )
C D R
i t i t i t = . (3.29)
Considerando a corrente de carga sem ondulao, tem-se:

1
1
( )
o
R
o
V
i t
R
= . (3.30)
A corrente no diodo complementar corrente no interruptor. Assim, a corrente no diodo
D1 pode ser definida como:

1
( ) ( ) [1 ( )]
D in
i t i t D t = . (3.31)
Substituindo (3.6) e (3.19) em (3.31), tem-se:

2
1
( )
( )
p
D
I sen t
i t

= . (3.32)

63
Dessa forma, a corrente no capacitor C1 para o semiciclo positivo da tenso de entrada
dado pela equao (3.33), obtida substituindo (3.30) e (3.32) em (3.29):

2
1
1
1
( )
( ) 0
p
o
C
o
I sen t
V
i t t
R
= . (3.33)
Durante o semiciclo negativo, o capacitor se descarrega sobre a carga. Assim, a corrente
no capacitor C1 dada por:

1
1
1
( ) 2
o
C
o
V
i t t
R
= < . (3.34)
A corrente que circula sobre a carga a componente contnua da corrente de sada dada
pela equao (3.32). Portanto, a corrente de carga dada por:

2
0
( )
1
( ) ( )
2 4
p p
R omd
I sen t I
i t i t d t
= = =

. (3.35)
Substituindo (3.35) em (3.33) e (3.34), tem-se para o semiciclo positivo e negativo,
respectivamente:

2
1
( )
( ) 0
4
p p
C
I sen t I
i t t
. (3.36)

1
( ) 2
4
p
C
I
i t t
= <
. (3.37)
A ondulao da tenso no capacitor C1 obtida a partir da equao de sua corrente
apresentada em (3.36) para o semiciclo positivo:

2
1
( )
1
( ) 0
1 4
p p
C
I sen t I
v t dt t
C

=

. (3.38)
Resolvendo a equao (3.38):

1 1
(2 )
( ) 0
4 1
p p
C
I sen t I t
v t k t
C

= +

. (3.39)
A constante k
1
calculada como se segue:

1 1
(0)
C C
v v

=

. (3.40)

1 1
4 1
p
I
k k
C

=

. (3.41)

1
8 1
p
I
k
C

=

. (3.42)
Substituindo a equao (3.42) em (3.39), tem-se:

64
[ ]
1
( ) (2 ) 0
4 1 2
p
C
I
v t sen t t t
C

=

. (3.43)
A ondulao da tenso parametrizada no capacitor C1 para o semiciclo positivo da tenso
de entrada dada por (3.44):

[ ]
1
1
4 1 ( )
( ) (2 ) 0
2
C
C
p
C v t
v t sen t t t
I

= =

. (3.44)
De forma anloga a ondulao da tenso no capacitor C1 obtida a partir da equao de
sua corrente apresentada em (3.37) para o semiciclo negativo:

1 2
1
( ) 2
1 4 4 1
p p
C
I I t
v t dt k t
C C

= = +

. (3.45)
A constante k
2
calculada como se segue:

1 1
2
C C
v v

=

. (3.46)

2 2
2
4 1 4 1
p p
I I
k k
C C

+ =

. (2.57)

2
3
2 4 1
p
I
k
C
=

. (3.47)
Substituindo a equao (3.47) em (3.45), tem-se:

1
3
( ) 2
4 1 2
p
C
I
v t t t
C

= +

. (3.48)
A ondulao da tenso parametrizada no capacitor C1 para o semiciclo negativo da tenso
de entrada dada por (3.49):

1
1
4 1 ( ) 3
( ) 2
2
C
C
p
C v t
v t t t
I

= = + . (3.49)
A ondulao da tenso parametrizada no capacitor C2 apresenta a mesma forma de onda
da tenso no capacitor C1, mas, defasada de 180, sendo assim, descrita pela equao (3.50)
para o semiciclo positivo da tenso de entrada e pela equao (3.51) para o semiciclo
negativo:

1
( ) 0
2
C
v t t t
= + . (3.50)
[ ]
1
3
( ) (2 ) 2
2
C
v t sen t t t
= . (3.51)

65
A tenso total de sada parametrizada a soma da tenso parametrizada nos dois
capacitores, dada por (3.52):

1 2
( ) ( ) ( ) 2 (2 ) 0 2
o C C
v t v t v t sen t t = + = . (3.52)
A Fig. 3.14 apresenta a forma de onda das tenses parametrizadas em cada capacitor e da
tenso parametrizada de sada total na sada do retificador.
0 60 120 180 240 300 360
2
1
0
1
2
t [graus]
v
O
(t)
v
C1
(t)
v
C2
(t)

Fig. 3.14 Forma de onda das tenses parametrizadas nos capacitores C1 e C2 e da tenso de sada total
parametrizada para um perodo da rede.
Partindo da equao (3.52), o valor mximo da ondulao da tenso de sada total
parametrizada vale um, sendo ento este valor tomado para calcular o valor da capacitncia
necessria para obter uma ondulao mxima de tenso total de sada especificada. Assim, o
capacitor pode ser determinado a partir da equao (3.53):
1
4
p
I
C
Vo
=

. (3.53)
Substituindo a equao (3.9) em (3.53):
1
2
Io
C
Vo
=

. (3.54)

3.3.6 Anlise dos Esforos de Tenso e Corrente no Conversor
Com o objetivo de se apresentar uma metodologia de projeto do conversor, so realizados
clculos matemticos dos esforos de tenso e corrente nos componentes do conversor no
modo de conduo contnua.

66
Expresses Bsicas
Ser considerado para anlise um fator de potncia unitrio. Assim, a tenso de entrada
v
in
(t) e a corrente de entrada i
in
(t) foram definidas em (3.5) e (3.6):
( ) . ( ) 0 2
in p
v t V sen t t = .
( ) . ( ) 0 2
in p
i t I sen t t = .
Da equao (3.9), a corrente de pico definida em funo do parmetro dado por:

1
2 2
o
p
p
V Io Io
I
V

= =
. (3.55)
Indutor L
b
A corrente eficaz em funo de t que circula atravs do indutor definida por :
( ) ( )
b
efL p
i t I sen t = . (3.56)
A corrente eficaz que circula atravs do indutor em um perodo da rede definida por:

2
0
1
2 ( ( ))
b b
efL efL
I i t d t
. (3.57)
Resolvendo a equao (3.57), obtm-se a equao (3.58):

2 2
b
efL
Io
I

= . (3.58)
O valor mximo da corrente de pico que circula atravs do indutor dado por (3.59):

4
b
pL
Io
I

= . (3.59)
Interruptores
So definidos os esforos de tenso e corrente do interruptor S1, que so os mesmos para
os demais interruptores. A mxima tenso sobre os interruptores definida por (3.60):

1 1
2
S o
Vo
V V = = . (3.60)
A corrente eficaz em funo de t atravs do interruptor definida por (3.61):

1
( )
( )
( )
2
p
efS
I sen t
sen t
i t

= . (3.61)
A corrente eficaz em um perodo da rede definida por (3.62). Com isto pode-se
especificar interruptores do tipo MOSFET.

2
1 1
0
1
( ( ))
efS efS
I i t d t
. (3.62)

67

1
6 (3 8)
3
efS
Io
I

=
. (3.63)
O valor mximo da corrente de pico repetitivo dos interruptores o mesmo dado por
(3.59). A corrente mdia em funo de t atravs do interruptor definida por (3.64):

1
( )
( )
( )
2
p
mdS
I sen t
sen t
i t

= . (3.64)
A corrente mdia em um perodo da rede definida por (3.65). Com isto pode-se
especificar interruptores do tipo IGBT.

1 1
0
1
( ( ))
mdS mdS
I i t d t
. (3.65)

1
(4 )
mdS
Io
I

=
. (3.66)
Diodos
So definidos os esforos de tenso e corrente do diodo D1, que so os mesmos para os
demais diodos. A mxima tenso reversa sobre os diodos definida por (3.67):

1 1
2
D o
V V Vo = = . (3.67)
A corrente mdia em funo de t atravs do diodo definida por (3.68):

2
1
( )
( )
2
p
mdD
I sen t
i t

. (3.68)
A corrente mdia em um perodo da rede definida por (3.69):

1 1
0
1
( ( ))
2
mdD D
I i t d t
. (3.69)
Resolvendo a equao (3.69), obtm-se a equao (3.70).

1
2
mdD
Io
I
. (3.70)
O valor mximo da corrente de pico repetitivo dos diodos o mesmo dado por (3.59). A
corrente eficaz em funo de t atravs do diodo definida por (3.71):

1
( )
( )
( )
2
p
efD
I sen t
sen t
i t

= . (3.71)
A corrente eficaz em um perodo da rede definida por (3.72):

68

2
1 1
0
1
( ( ))
2
efD D
I i t d t
. (3.72)

1
2 3
3
efD
Io
I

=
. (3.73)
Capacitores C1 e C2
So definidos os esforos de tenso e corrente no capacitor de filtro C1, que so os
mesmos para o capacitor C2. A mxima tenso sobre os capacitores definida por (3.74):

1 1
2
C o
Vo
V V = = . (3.74)
A corrente em funo de t que circula pelo capacitor para o semiciclo positivo da tenso
de entrada definida por (3.36) e para o semiciclo negativo por (3.37):

2
1
( )
( ) 0
4
p p
C
I sen t I
i t t
.

2 1
( ) 2
4
p
C
I
i t t
= <
.
A corrente eficaz em um perodo da rede ento definida por (3.75).

2
2 2
1 1 2 1
0
1
( ( )) ( ( ))
2
efC C C
I i t d t i t d t

= +

. (3.75)

1
6
64 3
6
efC
Io
I

= +

. (3.76)

3.4 Modelagem do Circuito de Potncia
Para que o conversor possa operar de forma correta, necessrio que se comande
adequadamente os interruptores do mesmo atravs de sistemas de controle que gerem
comando com uma modulao adequada. Para que possam ser projetadas as malhas de
controle do conversor necessria a determinao das funes de transferncia que envolvam
as variveis relevantes ao comando e controle.
Para a tcnica de controle utilizada, a ICC, apenas a malha de controle da tenso de sada
se faz necessria. Portanto, preciso determinar a funo de transferncia da tenso de sada
em relao corrente atravs do indutor. O diagrama de blocos do sistema de controle ICC

69
apresentado na Fig. 3.15, onde G(s) a funo de transferncia da planta, H
1
(s) o ganho do
sensor de tenso de sada, H
2
(s) a funo de transferncia do modulador ICC e C(s) a
funo de transferncia do compensador.

Fig. 3.15 Diagrama de blocos do controle do conversor por ICC.
Na determinao da funo de transferncia H
1
(s), sensores de tenso do tipo isolado so
utilizados para amostrar as tenses de sada do conversor. Escolhendo uma tenso de
referncia, cada sensor ser ajustado para medir a metade desta tenso quando o conversor
estiver na tenso nominal. Suas tenses sero somadas e, assim, comparadas com a tenso de
referncia. Dessa forma, a funo de transferncia do ganho do sensor de tenso de sada
dada por:

1
ref
V
H ( s )
Vo
= . (3.77)
Para a funo de transferncia H
2
(s) que relaciona a corrente de entrada com a tenso de
sada do compensador,
c
m
i
v
, esta determinada a partir da lei de controle da equao (3.78) e

vista em [70]:

m
sh g
v
R i
M( d )
= . (3.78)
Onde:

o
g
v
M( d )
v
= , (3.79)

g p in
v V v

= + . (3.80)
Substituindo (3.79) e (3.80) em (3.78) e eliminando os termos de pequenos sinais tem-se:

1
g p
o sh
m
i V
V R
v
. (3.81)
A corrente de sada mdia
g
i
pode ser calculada a partir da corrente de entrada:

70

1 in c o
g
p p
p i V
i
V V

= = . (3.82)
Substituindo (3.82) em (3.81), determina-se a funo de transferncia H
2
(s):

2
2 2
1
p
c
o sh
m
V
i
H ( s )
V R
v
= =
. (3.83)
Para o controle da tenso no barramento CC, a malha de tenso deve manter a tenso de
sada dentro de um valor especificado frente s variaes de carga. Esta malha de tenso
dever ser lenta para no causar distores na corrente de entrada. Para se projetar esta malha
de controle, necessrio determinar a funo de transferncia da planta G(s) que relaciona a
tenso de sada e a corrente no indutor. A partir do modelo de pequenos sinais da chave PWM
[72], apresenta-se na Fig. 3.16 o circuito equivalente para a obteno da funo de
transferncia desconsiderando-se as variaes na razo cclica e na tenso de entrada.

Fig. 3.16 Modelo do conversor para determinao da funo de transferncia G(s).
Da anlise do circuito da Fig. 3.16, resulta em:

1
1
(1 1)
( ) (1 )
1 ( ) 1
o
o
R s Rse C
G s D
s R Rse C
+
=
+ +
. (3.84)
Conforme a funo de transferncia em (3.84), o conversor apresenta como fontes de
perturbao a razo cclica e a carga. Variaes de carga afetam o plo e ganho do sistema,
este ltimo sendo sensvel razo cclica. A resistncia srie equivalente do capacitor
acrescenta um zero na funo de transferncia. Na equao (3.84), o valor da razo cclica
complementar corresponde ao seu valor mdio durante um ciclo da tenso de entrada. A
expresso da razo cclica complementar para o semiciclo positivo da tenso de entrada
definida pela equao (3.85):

1
(1 )( ) ( ) 0 D t sen t t
= . (3.85)
E, para o semiciclo negativo definido pela equao (3.86):
(1 )( ) 1 2 D t t = . (3.86)

71
Assim, o valor mdio da razo cclica complementar para um ciclo da tenso de entrada :

1 1
(1 )
2
med
D

= +
. (3.87)
Assim, substituindo-se (3.87) em (3.84) tem-se que:

1
1
(1 1) 1 1
( )
2 1 ( ) 1
o
o
R s Rse C
G s
s R Rse C
+
= +

+ +

. (3.88)
A resistncia srie equivalente do capacitor desprezada. Assim, (3.88) se torna igual a:

1
1
1 1
( )
2 1 1
o
o
R
G s
s R C

= +

+

. (3.89)
Dessa forma, a funo de transferncia de malha aberta do controle dada por:

1 2
FTMA( s ) G( s ) H ( s ) H ( s ) = . (3.90)
O compensador de tenso C(s) adotado o compensador proporcional-integral com filtro,
onde a Fig. 3.17 apresenta o seu respectivo diagrama de Bode. A frequncia de cruzamento
deve ser muito baixa para poder atenuar a frequncia de 120Hz na sada do compensador e
no causar distores na corrente de entrada.
|G(s)|
f f
z
f
p

Fig. 3.17 Diagrama de Bode da funo de transferncia do compensador.
A funo de transferncia do compensador de tenso C(s) mostrada na equao (3.91):

2
1
1
1
1
z
p
s
K
C( s )
s
s
+
=
+
. (3.91)
O compensador de tenso projetado seguindo os seguintes critrios de alocao de plos
e zeros:
A frequncia de cruzamento deve estar a menos de 1/4 da frequncia da tenso de
entrada (usualmente entre 10 e 20Hz);

72
O primeiro plo alocado na origem para minimizar o erro esttico em regime
permanente;
O segundo plo alocado na frequncia da tenso de entrada;
O zero alocado na mesma frequncia do plo da funo de transferncia da tenso
de sada, G(s).
Por fim, a funo de transferncia de lao aberto do sistema de controle do conversor :
FTLA( s ) FTMA( s ) C( s ) = . (3.92)

3.5 Exemplo de Projeto
3.5.1 Especificaes e Consideraes
As especificaes para a montagem do prottipo do conversor de trs nveis convencional
e as consideraes para os parmetros de projeto adotados so apresentadas na Tabela 3.1 e
Tabela 3.2, respectivamente.
Tabela 3.1 Especificaes do projeto.
Potncia de sada total 3 Po kW =
Tenso eficaz de entrada 110
in
V Vca =
Tenso eficaz de sada 200 200 Vo Vcc = +
Freqncia da rede 60
r
f Hz =
Fator de potncia na entrada 1
in
fp

Tabela 3.2 Parmetros adotados do projeto.
Freqncia de comutao dos interruptores 20
s
f kHz =
Ondulao de tenso sobre cada capacitor na sada 5% Vo Vo =
Ondulao da corrente na entrada 20%
in p
I I =
Rendimento terico esperado do sistema 0, 95 =

3.5.2 Dimensionamento dos Componentes
A relao entre a tenso de sada e o valor de pico da tenso de entrada obtida a partir da
equao (3.18):

73
1
200
1 28
156
o
p
V
,
V
= = = .
A corrente de sada, obtida a partir da equao (3.9), :
3000
7, 5
400
Po
Io A
Vo
= = = .
Dimensionamento do indutor L
b

A indutncia calculada para a mxima ondulao de corrente ao longo de um perodo da
rede. Com os valores especificados de ondulao da corrente de entrada, o valor da indutncia
de L
b
obtido a partir da equao (3.28):
200
307, 89
4 8,12 20000
b
L H = =

.
Para o projeto adotou-se o valor de 308H. A corrente eficaz que circula atravs do
indutor L
b
calculada a partir de (3.58):
2 2 1, 28 7, 5
28, 71
0, 95
b
efL
I A

= = .
O valor da corrente de pico que circula atravs de L1 dada por (3.59):
4 1, 28 7, 5
40, 60
0, 95

= =
b
pL
I A.
A realizao do projeto fsico do indutor foi feita conforme procedimento em [20] e o
resumo do projeto apresentado na Tabela 3.3.
b
.
Indutncia de L
b
308
b
L H =
Ncleo Thornton escolhido 2 65 / 33/ 39 xNEE
Nmero de espiras 23 =
b
L
N espiras
Quantidade de fios em paralelos / bitola do fio 30 22
fios
N x AWG =
Entreferro 0, 24
2
g
l
cm =
Dimensionamento dos interruptores
So apresentados os clculos dos esforos de tenso e corrente e sua respectiva
especificao para apenas um interruptor, pois os demais interruptores esto submetidos aos
mesmos esforos de tenso e corrente.
A mxima tenso sobre os interruptores calculada a partir da equao (3.60):

74
1
200
2
S
Vo
V V = =
A corrente mdia nos interruptores calculada atravs da equao (3.66):
1
(4 1, 28 ) 7, 5
5, 03
0, 95
mdS
I A

= =
.
A corrente eficaz nos interruptores calculada atravs da equao (3.63):
2
1
6 7, 5
3 1, 28 8 1, 28 8, 37
3 0, 95
efS
I A
= =

.
A mxima corrente de pico repetitivo nos interruptores a mesma corrente de pico do
indutor de entrada. A partir dessas especificaes para os esforos de tenso e corrente
escolhido o IRGP50B60PD1 da fabricante International Rectifier.
Dimensionamento dos diodos
Os esforos de tenso e corrente do diodo D1, os mesmos para os demais diodos, so
calculados. A tenso reversa mxima sobre os diodos obtida atravs de (3.67):
1
400
D
V Vo V = = .
A corrente mdia que circula atravs dos diodos dada pela equao (3.70):
1
7, 5
3, 95
2 0, 95
mdD
I A = =
.
A corrente eficaz atravs dos diodos dada pela equao (3.73):
1
2 3 7, 5 1, 28
5, 83
3 0, 95
efD
I A

= =

.
Escolhe-se o diodo 30EPH06 da International Rectifier.
Dimensionamento dos capacitores
So apresentados os clculos da capacitncia e dos esforos de tenso e corrente do
capacitor C1, que so os mesmos para C2. O valor da capacitncia de C1 dado pela equao
(3.54):
7, 5
1 1047
4 60 0, 95 (0, 05 400)
C F

.
A mxima tenso sobre o capacitor dada pela equao (3.74):
1
200
C
V V = .
A corrente eficaz que circula atravs do capacitor definida pela equao (3.76):
1
6 7, 5
64 1, 28 3 17, 41
6 0, 95
efC
I A
= + =

.

75
Para o projeto foram especificados dois capacitores eletrolticos de 680F/350V em
paralelo formando uma capacitncia equivalente de 1360F.

3.5.3 Projeto do Estgio de Controle
O controle do conversor realizado de forma digital utilizando-se o FPGA
EP2C20F484C7 inserido na placa de desenvolvimento da fabricante ALTERA, a CYCLONE
II STARTER BOARD, conforme apresentado no Captulo 2. A Fig. 3.18 representa o circuito
do conversor de trs nveis convencional com o diagrama de blocos do controle da estrutura
do conversor, no qual empregou-se o FPGA.

Fig. 3.18 Diagrama de blocos do controle do conversor.
A seguir, descrevem-se o projeto do controlador da tenso de sada e as rotinas
computacionais implementadas a fim de satisfazer todo o processo do controle digital usando
o FPGA.
Funes de Transferncia do Conversor
Para projetar o controlador de tenso se faz necessrio conhecer a funo de transferncia
de malha aberta. Tal funo foi definida em (3.90):
1 2
FTMA( s ) G( s ) H ( s ) H ( s ) = .
A funo de transferncia da planta G(s) calculada a partir de (3.89):

76
1 1 53, 33
( )
0, 248 2 1 0,109
G s
s

= +

+

39, 871
( )
1 0,109
G s
s
=
+
. (3.93)
Adotando a tenso de referncia como sendo de 3V, a funo de transferncia do ganho
do sensor de tenso H
1
(s) calculada a partir de (3.77):
1
3
400
H ( s ) =

1
0 0075 H ( s ) . = . (3.94)
A funo de transferncia H
2
(s) dada por (3.83):
2
2 2
inpk
o sh
V
H ( s )
V R
=
.
Para determinao dessa funo de transferncia se faz necessrio calcular o ganho do
sensor de corrente. O ganho do sensor de corrente calculado a seguir, adotando-se que a
corrente de pico de entrada do conversor ter uma tenso proporcional igual a 2V para a carga
nominal. Assim:

snspk
sh
p
V
R
I
= . (3.95)
2
0 045
40 60
sh
R ,
,
= =
Logo, a funo de transferncia H
2
(s) dada por:
2
24200
160000 0 045
H ( s )
,
=

2
3 383 H ( s ) , = . (3.96)
Determinadas todas as equaes que compe a funo de transferncia de malha aberta, o
diagrama de Bode da funo apresentado na Fig. 3.19.

77
1 10 100 1 10
3
1 10
4
80
60
40
20
0
20
Mdulo
Frequncia (Hz)
|
F
T
M
A
(
s
)
|

(
d
B
)
1 10 100 1 10
3
1 10
4
180
90
0
90
180
Fase
Frequncia (Hz)
F
T
M
A
(
s
)

(
g
r
a
u
s
)

(a) (b)
Fig. 3.19 Diagrama de Bode da funo de transferncia FTMA(s). (a) Ganho, (b) Fase.
Projeto do Controlador de Tenso
Como j foi dito, o controlador de tenso um controlador do tipo proporcional-integral
com filtro. Sua funo de transferncia representada em (3.91):

2
1
1
1
1
z
p
s
K
C( s )
s
s
+
=
+
.
Seguindo os critrios recomendados no item 3.4, a frequncia de cruzamento deve ser a
menos de 1/4 da frequncia da tenso de entrada (usualmente entre 10 e 20Hz):

3
r
c
f
f = . (3.97)
20
c
f Hz = .
O zero alocado na mesma frequncia do plo da funo de transferncia G(s):

1
2 1
z
o
R C
=

. (3.98)
1, 463
z
Hz = .
O primeiro plo do compensador alocado na origem para minimizar o erro esttico em
regime permanente e, o segundo plo alocado na frequncia da tenso de entrada:

2
60
p r
f Hz = = . (3.99)
Para se alcanar a frequncia de cruzamento, o compensador deve possuir um ganho K.
Considerando apenas para efeito de clculo que o valor inicial desse ganho K igual a 1,
substitui-se os valores na equao (3.91) determina-se o ganho necessrio K:
20 log(| (2 ) (2 ) |)
db c c
K FTMA f C f = . (3.100)

78
36, 321
db
K dB = .

20
10
db
K
K

= . (3.101)
65, 471 K = .
Assim, a funo de transferncia do controlador de tenso fica definida. Substituindo os
valores encontrados acima em (3.91), tem-se:

65 471 1 0 684
1 0 017
, , s
C( s )
s , s
+
=
+
. (3.102)
O diagrama de Bode da funo de transferncia do controlador de tenso apresentado na
Fig. 3.20.
1 10 100 1 10
3
1 10
4
40
20
0
20
40
Mdulo
Frequncia (Hz)
|
C
(
s
)
|

(
d
B
)
1 10 100 1 10
3
1 10
4
180
90
0
90
180
Fase
Frequncia (Hz)
C
(
s
)

(
g
r
a
u
s
)

(a) (b)
Fig. 3.20 Diagrama de Bode da funo de transferncia C(s). (a) Ganho, (b) Fase.
A funo de transferncia de lao aberto definida em (3.92) representada por (3.103) e a
Fig. 5.9 apresenta o diagrama de Bode da mesma. A margem de fase de 71,56.

39, 871 65, 471 1 0, 684
( ) 0, 0075 3, 383
1 0,109 1 0, 017
s
FTLA s
s s s
+
=
+ +
. (3.103)
1 10 100 1 10
3
1 10
4
80
60
40
20
0
20
40
Mdulo
Frequncia (Hz)
|
F
T
L
A
(
s
)
|

(
d
B
)
1 10 100 1 10
3
1 10
4
180
90
0
90
180
Fase
Frequncia (Hz)
F
T
L
A
(
s
)

(
g
r
a
u
s
)

(a) (b)
Fig. 3.21 Diagrama de Bode da funo de transferncia FTLA(s). (a) Ganho, (b) Fase.

79
Projeto do Controlador Digital de Tenso
Aps a determinao da funo de transferncia do controlador de tenso, necessrio
converter o controlador para o domnio z. Definindo-se a frequncia de amostragem em
250
a
f kHz = e utilizando a transformao bilinear atravs do mtodo de Tustin, utilizando-se
do uso de ferramentas computacionais dedicadas ao estudo de controle e realimentao,
possvel realizar a converso de C(s) para C(z).
Dessa forma, a partir da equao (3.102), o controlador de tenso C(z) dado por:

8 1 2
1 2
0 005268 3 081 10 0 005268
1 2
, . x z , z
C( z )
z z

+
=
+
. (3.104)
Foi visto no Captulo 2 que a funo de transferncia no domnio z precisa ser reescrita
sob a forma de equao a diferenas para a devida implementao no FPGA. Assim, a
equao (3.104) pode ser reescrita dessa forma:

1 2
0 1 2
1 2
1
1
b b z b z Y( z )
C( z )
U( z ) a z z

+
= =
+
. (3.105)

1 2 1 2
1 0 1 2
Y( z ) Y( z ) a z Y( z ) z U( z ) b U( z ) b z U( z ) b z

+ = + . (3.106)

1 2 1 2
0 1 2 1
Y( z ) U( z ) b U( z ) b z U( z ) b z Y( z ) a z Y( z ) z

= + + . (3.107)
Sabe-se que o termo
1
z
representa um atraso de uma amostra. Assim, para uma

frequncia de amostragem k, a equao a diferenas que representa o controlador de tenso
digital implementada no programa do FPGA :

0 1 2 1
1 2 1 2 y( k ) b u( k ) b u( k ) b u( k ) a y( k ) y( k ) = + + . (3.108)
Substituindo os coeficientes de (3.104) em (3.108) tem-se:

8
0 005268 3 081 10 1 0 005268 2
2 1 2
y( k ) , u( k ) , x u( k ) , u( k )
y( k ) y( k )
= + +
+
. (3.109)
Percebe-se que alguns coeficientes da equao (3.109) so menores que um e precisam ser
escalonados. Adotando a notao q com N igual a 15, a equao (3.109) passa a ter como
coeficientes inteiros arredondados:

173 1 1 173 2
65536 1 32768 2
y( k ) u( k ) u( k ) u( k )
y( k ) y( k )
= + +
+
. (3.110)

80
3.6 Rendimento Terico
3.6.1 Modelagem de Perdas
Com o objetivo de se realizar uma anlise comparativa entre os conversores estudados
neste trabalho, faz-se uma modelagem de perdas dos componentes de cada conversor,
iniciando pelo conversor de trs nveis convencional, a fim de se obter um rendimento terico
do conversor. Sero analisadas as perdas nos componentes magnticos e elementos
semicondutores.
Clculo das Perdas no Indutor L
b

As perdas totais no indutor se caracterizam pelas perdas no ncleo de ferrite mais as
perdas no cobre do enrolamento. Estas perdas so determinadas aps a definio dos
parmetros necessrios apresentados na Tabela 3.4.
Tabela 3.4 Parmetros necessrios para o clculo das perdas do indutor.
Frequncia de operao do indutor 20
b
L
f kHz =
Volume do ncleo magntico
3
210, 33
e
V cm =
Comprimento mdio por espira 34, 73 MLT cm =
Variao de fluxo magntico 0, 03 B T =
Coeficiente de perdas por histerese
5
4 10
H
K

=
Coeficiente de perdas por correntes parasitas
10
4 10
E
K

=
Resistividade do cobre a 70 C
6
2, 078 10 cm

=
A equao (3.111) determina as perdas magnticas do ncleo de ferrite:

2,4 2
( )
b b b
magL H L E L e
P B K f K f V = + . (3.111)
2,4 5 10 2
0, 03 (4 10 20000 4 10 20000 ) 210, 33 0, 045
b
magL
P x x W

= + = .
As perdas no cobre so calculadas por:

2
22 max
b b
cuL L fios AWG
P MLT N N S J = . (3.112)
6 2
2, 078 10 34, 726 23 30 0, 003239 300 14, 52
b
cuL
P x W
= = .
As perdas totais no indutor so calculadas por:

b b b
totL magL cuL
P P P = + (3.113)
14, 56
b
totL
P W = .

81
Clculo das Perdas nos Interruptores
As perdas totais nos interruptores se caracterizam pelas perdas por entrada em conduo,
perdas por conduo e perdas por bloqueio do interruptor mais as perdas por comutao e por
conduo do diodo intrnseco em antiparalelo do IGBT. Estas perdas so determinadas para o
IGBT utilizado IRGP50B60PD da fabricante International Rectifier cujos parmetros so
apresentados na Tabela 3.5.
Tabela 3.5 Especificao do IGBT IRGP35B60PD.
Mxima tenso coletor emissor 600
CE
V V =
Mxima corrente de coletor
45 @100
o
C
I A C =
Mxima corrente de conduo direta (diodo)
15 @100
o
F
I A C =
Resistncia trmica juno-cpsula (IGBT)
0, 32 /
o
thjcS
R C W =
Resistncia trmica juno-cpsula (diodo)
1, 7 /
o
thjcDS
R C W =
Resistncia trmica cpsula-dissipador
0, 50 /
o
thcsS
R C W =
Tempo de subida 15
r
t ns =
Tempo de descida 15
f
t ns =
Mxima queda de tenso em conduo (diodo)
1, 6 @125
o
F
V V C =
Corrente de recuperao do diodo intrnseco 10
rr
I A =
Tempo de recuperao do diodo intrnseco 120
rr
t ns =
Carga de recuperao do diodo intrnseco 600
rr
Q nC =
Derivada da corrente de recuperao reversa do diodo intrnseco / 200 /
c
di dt A s =
Utilizando-se do grfico da curva de sada caracterstica fornecida pelo fabricante para
uma temperatura de 125C [73] apresentado na Fig. 3.22, para o valor da corrente nominal do
interruptor de 45A, determinam-se as tenses de saturao e de limiar do IGBT. Assim, pelo
grfico, para uma tenso de acionamento V
GE
igual a 15V, a tenso de saturao igual a
3,1V e a tenso de limiar igual a 1,2V.

82

Fig. 3.22 Curva de sada caracterstica de sada do IGBT IRGP50B60PD.
As perdas no IGBT so calculadas segundo [74]. Considerando que a corrente nos
interruptores em paralelo se dividir de forma igualitria, as perdas por entrada em conduo
de cada interruptor so dadas por:

1
1
1
1 1
( ) (1, 2 )
2 2 3
1 1
2 2 3
c
rr r a S s
onS
c
b S s rr
di Io
I t t V L
dt
P fs
di Io
t V L I
dt

+ + +

=

+ +

, (3.114)
onde as constantes t
a
e t
b
so definidos nas equaes (3.115) e (3.116) e L
s
a indutncia do
lao de corrente, considerada igual a 1H.

2
3
a rr
t t = (3.115)

1
3
b rr
t t = (3.116)
Substituindo-se os valores acima, a perda por entrada em conduo calculada igual a
P
onS1
= 0,37W por interruptor. As perdas por conduo so dadas pela equao (3.117):

2
1
1
1
2 2
efS
mdS CEN CEO
condS CEO
CN
I
I V V
P V
I

= +

. (3.117)
1
8, 99
condS
P W = .
As perdas por bloqueio do IGBT so calculadas pela equao (3.118):
( )
1 max max
0, 5
offS rv
P P t P fs = + . (3.118)

83
Onde t
rv
o tempo de subida da tenso dado pela equao (3.119), a constante
calculada pela equao (3.120) e P
max
a mxima perda do IGBT calculada pela equao
(3.121).

2
5
rv f
t t = . (3.119)

max max
ln( ) ln(0,1 )
f
t
P P
=

. (3.120)

max 1
2
S
Io
P V = (3.121)
Substituindo-se os valores na equao (3.118) tem-se P
offS1
= 0,29W. As perdas em
conduo do diodo em antiparalelo so dadas pela equao (3.122):

2
1
1
1
2 2
efS
F CEO mdS
condDS CEO
F
I
V V I
P V
I

= +

. (3.122)
1
7, 90
condDS
P W = .
As perdas por comutao do diodo so dadas pela equao (3.123):

1
1
2
comDS rr rr
P Vo I t fs = (3.123)
1
0, 42
comDS
P W = .
Assim, as perdas totais nos interruptores so dadas pela equao (3.124):

( ) ( )
1 1 1 1 1 1
2 2
totalS onS condS offS condDS comDS
P P P P P P = + + + + . (3.124)
1
35, 93
totalS
P W = .
Clculo das Perdas nos Diodos
As perdas totais nos diodos se caracterizam pelas perdas por comutao e por conduo.
Estas perdas so determinadas para o diodo utilizado 30EPH06 da fabricante International
Rectifier cujos parmetros so apresentados na Tabela 3.6.

84
Tabela 3.6 Especificao dos diodos.
Mxima tenso reversa 600
RRM
V V =
Mxima corrente de conduo direta
30 @116
o
F
I A C =
Mxima queda de tenso em conduo
1, 75 @150
o
F
V V C =
Corrente de recuperao 7, 7
rr
I A =
Tempo de recuperao 77
rr
t ns =
Resistncia trmica juno-cpsula
0, 9 /
o
thjcD
R C W =
Resistncia trmica cpsula-dissipador
0, 4 /
o
thcsD
R C W =
As perdas em conduo do diodo so dadas pela equao (3.122). Assim, substituindo os
valores da Tabela 3.6 em (3.122), o resultado :
1
5, 36
condD
P W = .
As perdas por comutao do diodo so dadas pela equao (3.123). Do mesmo modo,
substituindo os valores da Tabela 3.6 em (3.123), tem-se:
1
1,19
comD
P W = .
Assim, as perdas totais no diodo so dadas pela equao :
( )
1 1 1
2
totalD condD comD
P P P = + . (3.125)
1
13, 09
totalD
P W = .
Clculo do Rendimento Terico
Considerando as perdas tericas calculadas, podem ser determinadas as perdas totais do
conversor atravs da equao (3.126):

1 1
2 2
b
total totL totalS totalD
P P P P = + + . (3.126)
112, 60
total
P W =
O rendimento terico do conversor em condies de plena carga pode ser calculado pela
equao (3.127):
100% 96, 38%
o
teo
o total
P
P P
= =
+
. (3.127)

85
3.6.2 Clculo Trmico
So apresentados os clculos necessrios para a especificao de dois dissipadores de
calor que sero usados para colocar todos os semicondutores de potncia. Em cada dissipador
sero colocados dois diodos e dois IGBTs. Considerando-se uma temperatura ambiente, T
a
,
igual a 40 C, temperatura de juno, T
j
, igual a 100 C, as resistncias trmicas equivalentes
dos diodos e interruptores so dadas, respectivamente, por:
0, 9 /
2
thjcD thcsD o
theqD
R R
R C W
+
= = , (3.128)

1
1
0, 77 /
thjcS thjcDS
o
theqS thcsS
thjcS thjcDS
R R
R R C W
R R

= + =

+

. (3.129)
Sendo que, no interruptor bidirecional temos ao mesmo tempo um interruptor e um diodo
conduzindo. As perdas totais nos semicondutores so dadas por (3.130):

1 1
2 46, 65
t totalS condD
P P P W = + = . (3.130)
Dessa forma, a resistncia trmica dissipador ambiente obtida a partir de (3.131):

theqD theqS
j a da t
theqD theqS
R R
T T R P
R R

= +

. (3.131)
Resolvendo a equao (3.131) temos que:
1, 94 /
o
da
R C W = . (3.132)
Para o calor calculado foi escolhido o dissipador trmico HS 10425 da HS Dissipadores
de resistncia trmica igual a 1,79C/W/4. O dissipador escolhido possui um comprimento
igual a 4. Dessa forma, o uso de ventilao forada faz-se necessrio.

3.7 Resultados de Simulao e Experimentais
Realizado o projeto do conversor de trs nveis convencional, parte-se para a simulao do
mesmo. O programa de simulao por computador (PSIM) utilizado a fim de comprovar o
comportamento do conversor sob condies nominais de carga, bem como quando submetido
a variaes na carga.
A Fig. 3.23 apresenta as formas de onda da tenso e corrente de entrada. Pode-se observar
que o conversor opera com alto fator de potncia na entrada e baixa distoro harmnica da
corrente. O valor eficaz e de pico da corrente de entrada correspondente so de 27,82A e
47,42A, respectivamente. A potncia de entrada do conversor de 3,071kVA.

86

Fig. 3.23 Formas de onda da tenso e corrente de entrada.
Na Fig. 3.24 so mostradas as formas de onda da tenso de sada em cada capacitor e no
barramento total e da corrente de carga. Observa-se que a tenso possui ondulao
especificada e est regulada em torno do valor mdio de sada de 400V. A corrente mdia de
sada de 7,43A. A potncia de sada mdia de 2,94kW.

A Fig. 3.25 apresenta as formas de onda da tenso e corrente no indutor L
b
na frequncia
da rede. Os valores da corrente eficaz e de pico do indutor so os mesmos da corrente de
entrada.

87

b
na frequncia da rede.
b
na frequncia
de comutao.

b
na frequncia de comutao.
A Fig. 3.27 apresenta as formas de onda da tenso e corrente no interruptor bidirecional
S1 na frequncia da rede. Os valores da corrente mdia, eficaz e de pico do interruptor S1 so,
respectivamente, 8,03A, 15,28A e 46,58A. O valor da mxima tenso sobre o interruptor S1
de 216,9V.

88

Fig. 3.27 Formas de onda da tenso e corrente no interruptor S1 na frequncia da rede.
A Fig. 3.28 apresenta as formas de onda da tenso e corrente do interruptor S1 na
frequncia de comutao.

Fig. 3.28 Formas de onda da tenso e corrente no interruptor S1 na frequncia de comutao.
A Fig. 3.29 apresenta as formas de onda da tenso e corrente no diodo D1 na frequncia
da rede. Os valores da corrente mdia, eficaz e de pico do diodo D1 so, respectivamente,
9,92A, 18,74 e 46,75A. O valor da mxima tenso reversa sobre o diodo D1 de 406,9V.

89

Fig. 3.29 Formas de onda da tenso e corrente no diodo D1 na frequncia da rede.
de comutao.

Fig. 3.30 Formas de onda da tenso e corrente no diodo D1 na frequncia de comutao.
A Fig. 3.31 apresenta as formas de onda das tenses de sada em cada capacitor e no
barramento total e da corrente de carga quando submetida a um degrau de carga de 50% para
carga nominal. Observa-se a atuao do controlador de tenso visto que o comportamento das
tenses de sada de manterem a tenso de sada especificada.

90

Fig. 3.31 Formas de onda das tenses de sada e corrente de sada para um degrau de carga de 50% para carga
nominal.
A Fig. 3.32 apresenta as formas de onda dos principais sinais de controle do conversor de
trs nveis convencional: tenso amostrada do sensor de corrente (V
iinamost
), tenso na sada do
controlador de tenso (v
m
) e tenso de controle (v
c
). Pode-se observar que o valor mximo da
tenso de controle v
c
limitado pela tenso de sada do controlador que, a cada ciclo,
multiplicada por uma portadora convencional com inclinao fixa, gerando uma portadora
com uma inclinao varivel.

m
, v
c
e V
iinamost
.

91
Para validao do princpio de funcionamento e simulao do conversor de trs nveis
convencional com controlador digital baseado na tcnica ICC usando um FPGA, os resultados
obtidos nos ensaios de um prottipo de 3kW de potncia implementado em laboratrio sero
apresentados a seguir. O prottipo mostrado na Fig. 3.33.

Fig. 3.33 Vista geral do prottipo implementado em laboratrio usando FPGA.
A Fig. 3.34 apresenta as formas de onda da tenso e corrente de entrada, das tenses de
sada em cada capacitor e da tenso de sada total. Pode-se perceber a correo do fator de
potncia que ficou com um valor de 0,9877. A corrente de entrada possui um valor eficaz de
28,81A e um valor de pico de 45A. A potncia de entrada de 3,17kVA.

Fig. 3.34 Resultados experimentais: 1. Tenso de entrada (100V/div); 2. Corrente de entrada (50A/div);
3. Tenso de sada V
o1
o2
(100V/div); 5. Tenso de sada total (100V/div).
Tempo (5ms/div).
Nessa mesma figura, observa-se que as tenses de sada em cada capacitor esto
balanceadas e reguladas nos nveis estabelecidos em projeto. A tenso total ficou regulada em

92
um valor mdio de 400V para uma corrente de carga nominal de 7,5A dando uma potncia de
sada nominal de 3kW.
A Fig. 3.35 apresenta o espectro harmnico da corrente de entrada para o conversor
operando com carga nominal e tenso nominal de entrada. A taxa de distoro harmnica da
corrente de entrada foi de 6,047% para um THD da tenso de entrada de 3,467%.

Fig. 3.35 Espectro harmnico da corrente de entrada.
As formas de onda da tenso e corrente sobre o indutor L
b
so apresentadas na Fig. 3.36(a)
para a frequncia da rede e na Fig. 3.36(b) para a frequncia de comutao. Os valores da
corrente eficaz e de pico do indutor so os mesmos da corrente de entrada.

(a) (b)
b
. (a) na frequncia da rede: 1. Tenso (100V/div), 2. Corrente (50A/div),
tempo (5ms/div); (b) na frequncia de comutao: 1. Tenso (100V/div), 2. Corrente (20A/div), tempo
(20s/div).
As formas de onda da tenso e corrente sobre o interruptor S1 so apresentadas na Fig.
3.37(a) para a frequncia da rede e na Fig. 3.37(b) para a frequncia de comutao. O valor
mdio, eficaz e de pico da corrente sobre S1 , respectivamente, 4A, 7,7A e 22,5A, lembrando
que so dois interruptores em paralelo.

93

(a) (b)
Fig. 3.37 Formas de onda no interruptor S1. (a) na frequncia da rede: 1. Tenso (100V/div); 2. Corrente
(10A/div); tempo (5ms/div). (b) na frequncia de comutao: 1. Tenso (100V/div); 2. Corrente (20A/div),
tempo (20s/div).
Percebe-se que na comutao do interruptor para o controle ICC h pequenos picos de
tenso e/ou corrente e que a comutao do tipo hard switching. Esses detalhes podem ser
vistos na Fig. 3.38(a) para o acionamento do interruptor e na Fig. 3.38(b) para o bloqueio do
interruptor.

(a) (b)
Fig. 3.38 Detalhe da comutao (a) no acionamento do interruptor (100V/div, 10A/div); (b) no bloqueio do
interruptor (100V/div, 10A/div). Tempo (200ns/div).
As formas de onda da tenso e corrente sobre o diodo D1 so apresentadas na Fig. 3.39(a)
para a frequncia da rede e na Fig. 3.39(b) para a frequncia de comutao. O valor mdio,
eficaz e de pico da corrente sobre D1 , respectivamente, 4,8A, 9,3A e 22,5A, com dois
diodos em paralelo.

94

(a) (b)
Fig. 3.39 Formas de onda no diodo D1. (a) na frequncia da rede: 1. Tenso (100V/div); 2. Corrente (5A/div);
tempo (5ms/div). (b) na frequncia de comutao: 1. Tenso (100V/div); 2. Corrente (5A/div); tempo (20s/div).
Os detalhes de comutao do diodo podem ser observados na Fig. 3.40(a) para o
acionamento e, na Fig. 3.40(b) para o bloqueio do diodo, onde para ambas as figuras, a tenso
no diodo foi invertida para uma melhor visualizao das perdas.

(a) (b)
Fig. 3.40 Detalhe da comutao (a) no acionamento do diodo (100V/div, 5A/div); (b) no bloqueio do
barramento total e a corrente de carga para um degrau de carga de 50% para a carga nominal.
Percebe-se nesta figura a atuao do controlador digital de tenso, onde as tenses mantm a
regulao da tenso de sada especificada.

95

Fig. 3.41 Formas de onda das tenses de sada em cada capacitor, no barramento total e corrente de carga
(10A/div, 100V/div, 100V/div, 100V/div, 200ms/div).
A Fig. 3.42 apresenta os principais sinais de controle do conversor de trs nveis
convencional onde as aquisies foram realizadas atravs de conversores D/A do tipo R2R.
As formas de onda apresentadas so a tenso de sada do controlador de tenso v
m
, da tenso
de controle v
c
e da tenso amostrada do sensor de corrente v
isample
. Como pode ser visto na
figura, os sinais de controle se comportam de forma semelhante ao apresentado na simulao.

m
, v
isample
e v
c
.
(1V/div, 1V/div, 1V/div, 5ms/div).
Na Fig. 3.43 tem-se a curva de rendimento do conversor sem levar em considerao a
alimentao da fonte auxiliar, da placa de controle e drivers e da placa de desenvolvimento do
FPGA. Percebe-se um rendimento sempre superior a 92%, a partir de 1kW, com um
rendimento para plena carga de 94,64%.

96
92,00%
93,00%
94,00%
95,00%
96,00%
97,00%
98,00%
99,00%
100,00%
1 1,25 1,4 1,6 1,8 2 2,25 2,5 2,75 3
PotnciadeSada(kW)
R
e
n
d
i
m
e
n
t
o
(
%
)

Fig. 3.43 Curva de rendimento do conversor de trs nveis convencional.

3.8 Concluses
Neste captulo apresentou-se a anlise qualitativa e quantitativa, modelagem dinmica,
exemplo de projeto e resultados de simulao e experimental de um prottipo de 3kW do
conversor de trs nveis convencional.
De toda a anlise realizada podem-se fazer as seguintes concluses:
O conversor pode ser modelado como sendo um conversor boost clssico;
Atravs dos resultados experimentais, verificou-se um elevado fator de potncia e se
mantiveram equilibradas e reguladas as tenses de sada, mesmo em condio de
degrau de carga;
O THD da corrente de entrada se mostrou acima dos 5% normalmente aceitveis,
talvez devido ao elevado THD da tenso de entrada (em torno dos 3%) e por conta da
utilizao de interruptores em paralelo acionados com o mesmo sinal de comando,
que, devido assimetria do layout da placa de potncia e outras perdas parasitas,
possam ter comprometido o THD;
O mesmo acontece com o rendimento obtido, pouco abaixo dos 95% esperado,
devido aos interruptores e diodos utilizados em paralelo.

97
CAPTULO 4
CONVERSOR CA-CC MONOFSICO DE CINCO NVEIS
INTERCALADO

4.1 Introduo
No Captulo 3 foi estudado o conversor boost de trs nveis convencional que apresenta
uma topologia que integra o retificador e o estgio pr-regulador, o que favorvel para a
aplicao em um sistema no-break on-line no isolado, sendo um conversor que opera com
alta eficincia, pois somente um ou dois semicondutores conduzem simultaneamente,
diminuindo-se as perdas por conduo.
Mas, com o objetivo de processar maiores potncias, as perdas por conduo, o volume e
peso do retificador se elevam, fazendo com que a eficincia diminua e os custos aumentem.
Dentre as solues encontradas para aumentar a eficincia do conversor, uma soluo a ser
proposta nesta tese a aplicao da tcnica de intercalar [12] o conversor boost de trs nveis
convencional com o objetivo de reduzir as perdas por conduo.
Dessa forma, estudado neste captulo o conversor monofsico CA-CC de cinco nveis
intercalado. Com esse objetivo, so apresentados: a estrutura topolgica do conversor de
cinco nveis intercalado; etapas de funcionamento e principais formas de onda; anlise
qualitativa e quantitativa do conversor proposto e sua operao dinmica. Um exemplo de
projeto do conversor e resultados de simulao e experimental tambm so apresentados.

A obteno da nova topologia feita partindo-se da topologia do conversor monofsico de
trs nveis convencional apresentado na Fig. 4.1(a). Aplica-se nesta topologia a clula de
comutao intercalada mostrada na Fig. 4.1(b) que, trata-se da conexo de dois conversores
boost de trs nveis convencional em paralelo. Substituindo-se os pontos a, b, c e d
da clula de comutao nos respectivos pontos a, b, c e d do conversor obtm-se o
conversor CA-CC monofsico de cinco nveis intercalado apresentado na Fig. 4.1(c).

98

Fig. 4.1 - (a) conversor de trs nveis convencional; (b) clula de comutao intercalada; (c) conversor de cinco
nveis intercalado obtido.
Como o conversor do tipo unidirecional, ou seja, possui somente um sentido no fluxo do
processamento de energia, os interruptores S3, S4, S5 e S6 da clula de comutao podem ser
substitudos por diodos. J os interruptores S1 e S2 so interruptores bidirecionais. Assim, a
configurao de montagem escolhida para esses interruptores apresentada na Fig. 1.8(iii)
tratando-se de dois dispositivos IGBT onde seus diodos intrnsecos em antiparalelo desses
interruptores so utilizados. Dessa forma, a topologia do conversor CA-CC monofsico de
cinco nveis proposto apresentada na Fig. 4.2, sendo composta dos seguintes elementos: dois
indutores L
b1
e L
b2
localizados no lado CA, quatro interruptores controlados S1, S2, S3 e S4
(com seus respectivos diodos intrnsecos em antiparalelo D
S1
, D
S2
, D
S3
e D
S4
) formando dois
interruptores bidirecionais, quatro diodos D1, D2, D3 e D4 e dois capacitores de filtro C1 e
C2 com um ponto de conexo comum.

Fig. 4.2 Topologia do conversor monofsico de cinco nveis intercalado proposto.
Para que o conversor emule uma carga resistiva pura, fazendo assim a correo do fator de
potncia, os modos de operao deste conversor so definidos pela comparao da tenso
retificada de entrada e a tenso de sada em funo da razo cclica dos interruptores
controlados. Assim, quando a tenso de entrada menor que a metade da tenso de sada
total, o conversor opera com razo cclica maior que 0,5 e ocorre a sobreposio dos sinais de
comando dos interruptores em alguns instantes (overlapping mode) e, quando a tenso de
entrada maior que a metade da tenso de sada total, o conversor opera com razo cclica
menor que 0,5 e ocorre a no-sobreposio dos sinais de comando dos interruptores (non-
overlapping mode). Estes modos de funcionamento so mostrados na Fig. 4.3.

99

Fig. 4.3 Modos de operao do conversor em um perodo da rede.
Se for considerada a tenso entre os pontos A e O e A e O de forma separada, percebe-se
o mesmo comportamento do conversor de trs nveis convencional, ou seja, as tenses
assumem os valores de +Vo/2, 0 e Vo/2

(lembrando: Vo = V
o1
+ V
o2
). As tenses V
AO
e V
AO

so apresentadas na Fig. 4.4, considerando uma baixa frequncia de comutao e com a
tenso V
AO
um pouco maior para melhor visualizao. Mas, somando-se estas tenses e,
dependendo do estado dos interruptores (conduzindo ou bloqueado) e do modo de operao
(modo de no sobreposio ou sobreposio) a tenso total pode assumir cinco valores
distintos (+Vo, +Vo/2, 0, -Vo/2 e Vo), conforma a Fig. 4.5. Por conta disso, ao invs deste
conversor ser chamado de conversor de trs nveis intercalado, este conversor chamado de
conversor de cinco nveis intercalado.

100

Fig. 4.4 Formas de onda da tenso de entrada e tenses V
AO
e V
AO
para o conversor de cinco nveis
intercalado.

Fig. 4.5 - Formas de onda da tenso de entrada e tenso total (V
AO
+ V
AO
) para o conversor de cinco nveis
intercalado.

4.2.2 Etapas de Operao para o Modo de No Sobreposio
1. Etapa (t
0
t t
1
) Etapa de Acumulao e Transferncia de Energia
No instante t
0
, o interruptor S1 entra em conduo e S3 permanece bloqueado. O diodo D1
est inversamente polarizado enquanto que o diodo D2 est diretamente polarizado. A
corrente que circula atravs do indutor L
b1
cresce linearmente e energia armazenada,
enquanto que a energia armazenada em uma etapa anterior no indutor L
b2
fornecida para a
carga atravs do diodo D2. Sendo os indutores iguais, suas respectivas correntes so iguais

101
(I
Lb1
= I
Lb2
). Esta etapa de operao est ilustrada na Fig. 4.6, e o caminho da circulao da
corrente marcada em negrito. A etapa termina quando o interruptor S1 bloqueado.
As equaes diferenciais que definem esta 1 etapa so apresentadas a seguir:

1
1
( )
Lb
in b
di
v t L
d t
= . (4.1)

2
1 2
Lb
in o b
di
v ( t ) V L
d t
= . (4.2)

Fig. 4.6 1 etapa de operao.
2 Etapa (t
1
t t
2
) Etapa de Transferncia de Energia
No instante t
1
, o interruptor S1 comandado a bloquear e o interruptor S3 permanece
bloqueado. A tenso sobre o indutor L
b1
invertida, e toda a energia armazenada durante a
etapa anterior no indutor transferida para a carga. O diodo D1 diretamente polarizado e D2
permanece diretamente polarizado. Esta etapa est ilustrada na Fig. 4.7 e termina quando S3
comandado a conduzir.

1
1 1
Lb
in o b
di
v ( t ) V L
d t
= . (4.3)

2
1 2
Lb
in o b
di
v ( t ) V L
d t
= . (4.4)

Fig. 4.7 2 e 4 etapa de operao.

102
3 Etapa (t
2
t t
3
Devido simetria do circuito, esta etapa semelhante primeira, sendo que, o interruptor
S3 comandado a conduzir e S1 permanece bloqueado, o diodo D1 est diretamente
polarizado enquanto que o diodo D2 inversamente polarizado e, as tenses sobre os
indutores invertem de polaridade em relao 1 etapa. Esta etapa de operao est ilustrada
na Fig. 4.8, e a etapa termina quando o interruptor S3 bloqueado.

4 Etapa (t
3
t T) Etapa de Transferncia de Energia
Esta etapa idntica segunda etapa e o circuito mostrado na Fig. 4.7, onde o caminho
da circulao de corrente marcado em negrito.
As principais formas de onda de tenso e corrente nos diferentes componentes do
conversor esto mostradas na Fig. 4.9 para um perodo de comutao T. As formas de onda
so traadas segundo os pulsos de comando aplicado aos interruptores S1 e S3. As grandezas
I
MLb1
, I
MLb2
, I
mLb1
e I
mLb2
representam as correntes mximas e mnimas dos indutores L
b1
e L
b2
,
respectivamente.
Para o conversor de cinco nveis intercalado, observa-se que, a ondulao nos indutores do
conversor intercalado so maiores que no de trs nveis convencional para uma mesma
ondulao de corrente de entrada e operam na mesma frequncia de comutao. De qualquer
forma, os esforos de corrente nos semicondutores so divididos, fazendo com que as perdas
de conduo e de comutao sejam menores, aumentando o rendimento do conversor com
relao ao conversor de trs nveis convencional.

103
v
GS1
v
GS3
i
Lb1
V
in
i
S1
i
S3
i
C1
v
S1
v
D1
v
Lb1
t0 t1 t2 t3 T
I
MLb1
I
mLb1
i
D1
i
D2
V
o1
v
S3
V
o1
-V
o1
-V
o1
v
D2
V
o1
- V
in
t
t
t
t
t
t
t
t
t
t
t
t
t
T
ON
t
i
Lb2
t
i
in
t
I
MLb1
I
mLb1
I
MLb2
I
mLb2
I
inM
I
inm
I
MLb2
I
mLb2
I
MLb1
I
mLb1
I
MLb2
I
mLb2
V
in
v
Lb2
V
o1
- V
in

Fig. 4.9 Principais formas de onda idealizadas para o modo de operao de no sobreposio.

104
4.2.3 Etapas de Operao para o Modo de Sobreposio
De forma anloga anlise anterior, em um perodo de comutao ocorrem quatro etapas
de operao que so descritas a seguir.
1. Etapa (t
0
t t
1
) Etapa de Acumulao de Energia
No instante t = t
0
, o interruptor S1 entra em conduo e S3 permanece conduzindo. Todos
os diodos esto inversamente polarizados. A corrente nos dois indutores crescem linearmente
armazenando energia. Nesta etapa no h transferncia de energia da entrada para a carga,
sendo o barramento CC, o responsvel por fornecer esta energia. Esta etapa de operao est
ilustrada na Fig. 4.10. A etapa termina quando S3 bloqueado.

1
1
( )
Lb
in b
di
v t L
d t
= . (4.5)

2
2
Lb
in b
di
v ( t ) L
d t
= . (4.6)
C1
C2
D1 D2
D3 D4
S3 S4
V
in
V
o1
V
o2
A O
S1
D
S1
D
S2
S2
D
S3
D
S4
V
o
I
C1
I
o
I
in
I
Lb1
I
Lb2
I
C2
I
o
V
Lb1
V
Lb2
L
b1
L
b2

2 Etapa (t
1
t t
2
No instante t = t
1
conduzindo. A tenso sobre o indutor L
b2
invertida para manter a variao do fluxo
magntico constante atravs do ncleo. No mesmo instante, o diodo D2 diretamente
polarizado e D1 permanece inversamente polarizado. A energia armazenada durante a etapa
anterior no indutor L
b2
transferida para a carga e a corrente decresce linearmente enquanto
que o indutor L
b1
continua armazenando energia. Esta etapa de operao est ilustrada na Fig.
4.11. A etapa termina quando S3 comandado a conduzir.

1
1
( )
Lb
in b
di
v t L
d t
= . (4.7)

2
1 2
Lb
in o b
di
v ( t ) V L
d t
= . (4.8)

105

3 Etapa (t
2
t t
3
Devido simetria do circuito do conversor, esta etapa idntica primeira, sendo que o
interruptor S3 entra em conduo enquanto S1 permanece conduzindo. Todos os diodos esto
inversamente polarizados. Esta etapa de operao est ilustrada na Fig. 4.10. A etapa termina
quando S1 comandado a bloquear.
4 Etapa (t
3
Esta etapa similar segunda etapa com a diferena que o interruptor S1 bloqueado e o
interruptor S3 permanece conduzindo. O diodo D1 diretamente polarizado enquanto que o
diodo D2 permanece bloqueado. O circuito mostrado na Fig. 4.12.
C1
C2
D1 D2
D3 D4
S3 S4
V
in
V
o1
V
o2
A O
S1
D
S1
D
S2
S2
D
S3
D
S4
V
o
I
C1
I
o
I
in
I
Lb1
I
Lb2
I
C2
I
o
V
Lb1
V
Lb2
L
b1
L
b2

conversor so mostradas na Fig. 4.13 para um perodo de comutao T. As formas de onda
so traadas segundo os pulsos de comando aplicado aos interruptores S1 e S3.

106
t0 t1 t2 t3
T
t
t
T
ON
V
in
I
MLb1
I
mLb1
V
o1
V
o1
-V
o1
-V
o1
V
o1
- V
in
t
t
t
t
t
t
t
t
t
t
t
t
t
t
I
MLb1
I
mLb1
I
MLb2
I
mLb2
I
inM
I
inm
I
MLb2
I
mLb2
I
MLb1
I
MLb2
I
mLb2
V
in
V
o1
- V
in
v
GS1
v
GS3
i
Lb1
i
S1
i
S3
i
C1
v
S1
v
D1
v
Lb1
i
D1
i
D2
v
S3
v
D2
i
Lb2
i
in
v
Lb2


107
As mesmas relaes levantadas para o conversor de trs nveis convencional apresentadas
no item 3.3.1 so vlidas para o conversor de cinco nveis intercalado na operao em regime
permanente, ou seja, a tenso de entrada definida por (3.5):
( ) . ( ) 0 2
in p
v t V sen t t = .
A corrente de entrada definida por (3.6):
( ) . ( ) 0 2
in p
i t I sen t t = .
A potncia de entrada instantnea definida por (3.8):

2
( ) . . ( )
in p p
p t V I sen t = .
A potncia de sada definida por (3.9):

1
.
2
p p
Po Vo Io V I = = .

A metodologia aqui utilizada para determinar o ganho esttico semelhante utilizada no
item 3.3.2. Dessa forma, repete-se que as variaes de fluxo magntico em cada etapa de
operao so iguais, pois no indutor a tenso mdia em um perodo de comutao nula.
Assim, tem-se a equao definida em (3.10):

1 0 2 1
( ) ( ) t t t t
= .
O ganho esttico do conversor de cinco nveis intercalado ser igual ao j encontrado para
o conversor de trs nveis convencional. Para comprovar, considerando que o ganho esttico
o mesmo para ambos os modos, calcula-se o mesmo substituindo as variaes de fluxo na
equao (3.10), para o indutor L
b2
(onde existe variao de fluxo para as etapas 1 e 2) no
modo de sobreposio. Assim, tem-se a equao (4.9):
( )
1 0 1 2 1
( ) ( ) ( ( )) ( )
in o in
V t t t V V t t t = . (4.9)
Os intervalos de tempo da 1 e 2 etapa de operao em funo da razo cclica so
apresentados a seguir para o modo de sobreposio em (4.10):

1 0
2 1
(2 1)
2
(1 )
T
t t D
t t T D
. (4.10)

108
Substituindo a equao (4.10) em (4.9), obtm-se:
( )
1
( ) (2 1) ( ) ( )
2
in o in
T
V t D V V t T D T

=

. (4.11)
Resolvendo a equao (4.11), obtm-se:
( ) ( )
1
1
1
( ) (2 2 )
( ) 2 2
o
in o
in
V
V t T V T D T
V t D
= =

. (4.12)
Como para o indutor L
b1
para as etapas 3 e 4, o ganho esttico encontrado o mesmo, para
a fonte de alimentao do conversor o ganho esttico somado :

1 1
1 1
2
( ) 2 2 ( ) 1
o o
in in
V V
V t D V t D
= =

. (4.13)
Assim, verifica-se que o conversor de cinco nveis intercalado apresenta a mesma
caracterstica de ganho esttico do conversor de trs nveis convencional j apresentado nesta
tese.

Para o conversor de cinco nveis intercalado, a variao da razo cclica semelhante
apresentada para o conversor de trs nveis convencional no item 3.3.3 e reapresentada na
equao (4.14) e na Fig. 4.14.

1
( ) 1 . ( ) D t sen t
= . (4.14)


109
Para a determinao da ondulao da corrente de entrada para o conversor de cinco nveis
intercalado se faz necessria a determinao da ondulao para os dois modos de operao.
Como tem-se dois indutores iguais, ser determinada a ondulao de corrente para o indutor
L
b1
.
Para o modo de no sobreposio, tem-se que a equao diferencial relativa 1 etapa de
operao :

1
1
. ( ) 0
Lb
b in
di
L v t
d t

= . (4.15)
Resolvendo a equao para uma variao da razo cclica (dt = D(t)/f
s
), tem-se:

1 1
1
(1 ( )) ( )
Lb o
s b
D t D t
I V
f L

=
. (4.16)
Para o modo de sobreposio, a equao diferencial relativa 1 etapa de operao dada
por:

1
1
. ( ) 0
Lb
b in
di
L v t
d t

= . (4.17)
Resolvendo a equao para uma variao da razo cclica (dt = (2.D(t)-1)/2.f
s
), tem-se:

1 1
1
(2 ( ) 1) (1 ( ))
2
Lb o
s b
D t D t
I V
f L

=

. (4.18)
Substituindo (4.14) em (4.16) e (4.18), obtm-se:

1 1 2
1
( ) ( ( ))
Lb o
s b
sen t sen t
I V
f L

=

, (4.19)

1 1 2
1
( 2 ( )) ( )
2
Lb o
s b
sen t sen t
I V
f L

=

. (4.20)
Adotando a relao
1
.
b s
o
L f
V
como fator de parametrizao, chegam-se as expresses (4.21) e
(4.22):

1 1
1 2
1
( ) ( ) ( ( ))
( )
Lb b s
Lb
o
I t L f sen t sen t
I t
V

= = , (4.21)

1 1
1 2
1
( ) ( 2 ( )) ( )
( )
2
Lb b s
Lb
o
I t L f sen t sen t
I t
V

= =
. (4.22)
da entrada em meio perodo da rede para diferentes valores de . A forma de onda mais escura

110
representa o modo de sobreposio e a forma de onda mais clara representa o modo de no
sobreposio.
t
(
g
r
a
u
s
)
I
L

Nota-se que o mximo valor da ondulao de corrente parametrizada obtido no modo de
no sobreposio. Dessa forma, esse valor calculado a partir da equao (4.21). Assim,
derivando e igualando a zero, tem-se:

1
2 2
( ) cos( ) ( ( ) cos( ) ( )
0
Lb
d I t t sen t t sen t
d t

= = . (4.23)
Resolvendo (4.23), tem-se que as razes da equao so:

4
2
t asen
t
. (4.24)
Com interesse no ponto de mxima ondulao de corrente, substituem-se os valores de t
de (4.24) em (4.23). O resultado da corrente parametrizada encontrada :

1 2
4 4
1
4 4
Lb
sen asen sen asen
I asen

= =

. (4.25)

111
Assim, substituindo-se esse valor na equao (4.21), obtm-se o mximo valor da
( )
1 1
1max 1
1 1 1
4 8
o o
Lb Lb
b s b s b s
V V Vo
I I t
L f L f L f
= = =

. (4.26)

1 2
1
8
b b
Lb s
Vo
L L
I f
= =

. (4.27)

4.3.5 Determinao da Ondulao de Tenso
comutao, apresentada na Fig. 4.16 para um perodo da rede comeando pelo semiciclo
positivo.

Observa-se que para o modo de no sobreposio a corrente contnua, no alcanando o
zero em nenhum momento, ou seja, o capacitor sempre carregado nesse modo, com mais
corrente ou menos corrente, dependendo da comutao dos interruptores.
A partir da, tem-se o mesmo procedimento apresentado no item 3.3.5 para a determinao
da ondulao de tenso chegando a:
1
2
Io
C
Vo
=

. (4.28)

112
Apresenta-se uma metodologia de projeto do conversor, onde so realizados clculos
matemticos dos esforos de tenso e corrente nos componentes do conversor para o modo de
conduo contnua.
Expresses Bsicas
apresentado algumas expresses j definidas no item 3.3.6:
( ) . ( ) 0 2
in p
v t V sen t t = . (4.29)
( ) . ( ) 0 2
in p
i t I sen t t = . (4.30)

p
Io
I

= . (4.31)
Indutores L
b1
e L
b2

So definidos os esforos de corrente no indutor L
b1
que so os mesmos para o indutor
L
b2
. A corrente eficaz em funo de t que circula atravs do indutor para razo cclica menor
e maior que 0,5 definida por (4.32).

1
( ) ( )
b
efL p
i t I sen t = . (4.32)
1 1 1 1
1 1
2 2 2
0 1 1
1 1 1
2 ( ( )) ( ( )) ( ( ))
b b b b
t t
efL efL efL efL
t t
I i t d t i t d t i t d t

= + +

. (4.33)

2
b
efL
Io
I

= . (4.34)
O valor mximo da corrente de pico que circula atravs do indutor dado por (4.35).

1
2
pL
Io
I

= . (4.35)
Interruptores S1, S2, S3 e S4

1
2
S
Vo
V = . (4.36)
A corrente eficaz em funo de t atravs do interruptor, para razo cclica menor e
maior que 0,5, definida por (4.37).

113

1
( )
( ) ( )
efS p
sen t
i t I sen t

= . (4.37)
1 1
2 2 2
1 1 1 1
0 1 1
1 1 1
2 ( ( )) ( ( )) ( ( ))
t t
efS efS efS efS
t t

= + +

. (4.38)

1
6 (3 8)
3
efS
Io
I

=
. (4.39)
(4.35). A corrente mdia em funo de t atravs do interruptor, para razo cclica menor e

1
( ) ( ( ))
( )
p
mdS
I sen t sen t
i t

= . (4.40)

1 1
1 1 1 1
0 1 1
1 1 1
2 ( ( )) ( ( )) ( ( ))
t t
mdS mdS mdS mdS
t t

= +

. (4.41)

1
(4 )
mdS
Io
I

=
. (4.42)
Diodos D1, D2, D3 e D4
diodos D2, D3 e D4. A mxima tenso reversa sobre os diodos definida por (4.43):

1 D
V Vo = . (4.43)
A corrente mdia em funo de t atravs do diodo, para razo cclica menor e maior que
0,5, definida por (4.44).

2
1
( )
( )
p
mdD
I sen t
i t

= . (4.44)
A corrente mdia em um perodo da rede definida por (4.45).
1 1
1 1 1 1
0 1 1
1 1 1
( ( )) ( ( )) ( ( ))
t t
mdD mdD mdD mdD
t t

= + +

. (4.45)

114

1
2
mdD
Io
I
. (4.46)
A corrente eficaz em funo de t atravs do diodo, para razo cclica menor e maior que

( )
1
( ) ( )
efD p
sen t
i t I sen t

= . (4.47)
1 1
2 2 2
1 1 1 1
0 1 1
1 1 1
( ( )) ( ( )) ( ( ))
t t
efD efD efD efD
t t

= + +

. (4.48)

( ) ( ) ( )
3
2 2 2 2
1
4 4 4 4 64
6
12
efD
Io
I

+ +

. (4.49)
O valor mximo da corrente de pico repetitivo dos diodos o mesmo dado por (4.35).
Capacitores C1 e C2

1
2
C
Vo
V = . (4.50)
A corrente eficaz em funo de t para razo cclica menor que 0,5, definida por (4.51).

1 1
( )
( ( )) (2 ( ) )
( )
2
p
efC
I sen t
sen t sen t
i t

= . (4.51)
A corrente eficaz em funo de t para razo cclica maior que 0,5, definida por (4.52).

2 1
( )
( 2 ( )) ( )
( )
2
p
efC
I sen t
sen t sen t
i t

= . (4.52)
A corrente eficaz em um perodo da rede definida por (4.53).
1 1
2 2 2
1 2 1 1 1 2 1
0 1 1
1 1 1
2 ( ( )) ( ( )) ( ( ))
t t
efC efC efC efC
t t

= + +

. (4.53)
2 1 2 2 2
1
16 12 4 (16 ) 6 9
2 2
6
efC
sen
Io
I

+ +

= . (4.54)

115
O conversor intercalado de cinco nveis pode ser modelado de forma semelhante ao
conversor de trs nveis convencional para um controle onde o monitoramento da corrente se
localiza na entrada do conversor para que sejam comparados de forma igualitria os mesmos
parmetros dos conversores. A diferena com relao ao controle do conversor de trs nveis
convencional que para o conversor de cinco nveis intercalado so necessrias duas
portadoras defasadas entre si de 180 ao invs de somente uma portadora. Outra estratgia de
controle pode ser feita para esse conversor monitorando as correntes de cada indutor
separadamente.
Dessa forma, utilizando-se a mesma tcnica de controle ICC e o mesmo tipo de
compensador com os mesmos critrios de alocao de plos e zeros utilizados no item 3.4,
tm-se as seguintes funes de transferncia j apresentadas no referido item para o diagrama
de blocos apresentada na Fig. 4.17:


1
ref
V
H ( s )
Vo
= . (4.55)

2
2 2
1
p
o sh
V
H ( s )
V R
=
. (4.56)

1
1
1 1
( )
2 1 1
o
o
R
G s
s R C

= +

+

. (4.57)

2
1
1
1
1
z
p
s
K
C( s )
s
s
+
=
+
. (4.58)

116
Com o objetivo de se comparar topologias, para o conversor de cinco nveis intercalado
adotam-se as mesmas especificaes e parmetros do conversor de trs nveis apresentados no
Captulo 3 para a montagem do prottipo do conversor proposto. A nica diferena se d no
rendimento terico esperado do sistema, neste caso, um rendimento esperado de 0,97. Estes
valores so reapresentados na Tabela 4.1 e Tabela 4.2.
in
V Vca =
Freqncia da rede 60
r
f Hz =
in
fp

s
f kHz =
in p
I I =

equao (3.18):
1
200
1 28
156
o
p
V
,
V
= = = .
3000
7, 5
400
Po
Io A
Vo
= = = .
Dimensionamento dos indutores L
b1
e L
b2
A ondulao de corrente especificada relacionada corrente de entrada que a soma das
correntes nos indutores. Assim, a corrente de pico dos indutores dada pela equao (4.35):

117
1
2 1, 28 7, 5
19, 88
0, 97
pL
I A

= = .
O dobro desse valor igual a 39,76A. Dessa forma, a ondulao da corrente de entrada
deve ser de 20% desse valor, ou seja:
7, 95
in
I A = .
Mas, como a ondulao de corrente nos indutores o dobro da ondulao da corrente de
entrada, tem-se que:
1
15, 91
b
L
I A = .
Com os valores especificados de ondulao da corrente nos indutores, seu valor de
indutncia obtido a partir da equao (4.27):
1
400
157,18
8 15, 91 20000
b
L H = =

.
Para o projeto adotou-se o valor de 155H. Assim, a nova ondulao de corrente no
indutor igual a:

1 6
400
16,13
8 155 10 20000
b
L
I A
x

= =

. (4.59)
A corrente eficaz que circula atravs de cada indutor calculada a partir de (4.34):
1
2 1, 28 7, 5
14, 06
0, 97
b
efL
I A

= = .
O resumo do projeto fsico dos indutores apresentado na Tabela 4.3.
b
.
Indutncia de L
b1
e L
b2 155
b
L H =
Ncleo Thornton escolhido 65 / 33/ 26 NEE
Nmero de espiras 24
b
L
N espiras =
fios
N x AWG =
Entreferro 0, 08
2
g
l
cm =
So apresentados os clculos dos esforos de tenso e corrente de apenas um interruptor,
pois os demais esto submetidos aos mesmos esforos de tenso e corrente.
1
200
2
S
Vo
V V = = .

118
1
(4 1, 28 ) 7, 5
4, 93
0, 97
mdS
I A

= =
.
1
6 7, 5 1, 28 (3 1, 28 8)
8,19
3 0, 97
efS
I A

= =
.
A mxima corrente de pico repetitivo nos interruptores a mesma para um indutor. A
partir dessas especificaes para os esforos de tenso e corrente escolhido o
IRGP50B60PD1 da International Rectifier.
Os esforos de tenso e corrente do diodo D1, os mesmos para os demais diodos, so
calculados. A tenso reversa mxima sobre os diodos obtida atravs de (4.43):
1
400
D
V Vo V = = .
1
7, 5
3, 87
2 0, 97
mdD
I A = =
.
A corrente eficaz que circula atravs dos diodos dada pela equao (4.49):
( ) ( ) ( )
3
2 2 2 2
1
1, 28 4 1, 28 4 4 1, 28 1, 28 4 1, 28 64
6 7, 5
8, 08
12 0, 97
efD
I A

+ +

= =

(4.28):
7, 5
1 1025
4 60 0, 97 (0, 05 400)
C F

.
1
400
200
2
C
V V = = .
2 1 2 2 2
1
16 12 4 (16 ) 6 9
2 2
11, 38
6
efC
sen
Io
I A

+ +

= = .

119
Para o projeto, mantm-se os dois capacitores eletrolticos de 680F/350V em paralelo
formando uma capacitncia equivalente de 1360F.

O controle do conversor realizado de forma digital semelhante ao utilizado no conversor
anterior onde a Fig. 4.18 representa o circuito do conversor de cinco nveis intercalado com o
diagrama de blocos do controle da estrutura do conversor, no qual empregou-se o FPGA.
V
ref
C(z)
X
R
sh
sensor
V
o1
sensor
V
o1
V
o2
sensor
V
o2
ADC
0808
ADC
0808
I
in
|I
in
|
Offset v
m
v
m
X
PWM
1
PWM
2
v
c
Drivers
S1
S2
S3
S4
FPGA
L
b1
C1
C2
D1 D2
D3 D4
S3 S4
V
in
V
o1
V
o2
S1
D
S1
D
S2
S2
D
S3
D
S4
L
b2

Adotando o mesmo critrio de dimensionamento do sistema de controle do conversor de
trs nveis convencional, ou seja, mesmo ganho de sensor de tenso de sada, mesmo ganho
do sensor da corrente de entrada, etc., tem-se que, para o conversor de cinco nveis
intercalado, as funes de transferncia e o controlador de tenso sero os mesmos j
especificados no item 3.5.3, onde a diferena entre eles se d no modulador PWM, conforme
j descrito anteriormente no item 4.4.

120
Clculo das Perdas nos Indutores
As perdas totais no indutor so calculadas no conversor de cinco nveis a partir dos
Frequncia de operao do indutor
1
20
b
L
f kHz =
3
72, 33
e
V cm =
5
4 10
H
K

=
10
4 10
E
K

=
6
2, 078 10 cm

=
As perdas magnticas do ncleo de ferrite so calculadas a partir da equao (3.109).

2,4 2
( )
b b b
magL H L E L e
P B K f K f V = + .
2,4 5 10 2
0, 03 (4 10 40000 4 10 20000 ) 72, 33 0, 015
b
magL
P x x W

= + = .
As perdas no cobre so calculadas por (3.110):

2
22 max
b b
cuL L fios AWG
P MLT N N S J = .
6 2
2, 078 10 14, 86 24 15 0, 003239 300 3, 24
b
cuL
P x W
= = .
As perdas totais no indutor so calculadas por (3.111):
2 ( )
b b b
totL magL cuL
P P P = +
6, 51
b
totL
P W = .
As perdas totais nos interruptores so calculadas de forma anloga as perdas calculadas no
captulo anterior para o IGBT cujos parmetros foram apresentados na Tabela 3.5. Assim, as
perdas por entrada em conduo de cada interruptor so dadas por:

121

1
1
1
1 1
( ) (1, 2 )
2 3
1 1
2 3
c
rr r a S s
onS
c
b S s rr
di
Io I t t V L
dt
P fs
di
t V L Io I
dt

+ + +

=

+ +

. (4.60)
Substituindo-se os valores, a perda por entrada em conduo calculada igual a P
onS1
=
0,37W por interruptor. As perdas por conduo so dadas pela equao (4.61):

2
1 1 1
CEN CEO
condS mdS CEO efS
CN
V V
P I V I
I

= +

. (4.61)
1
8, 75
condS
P W = .
As perdas por bloqueio do IGBT so calculadas pela equao (3.116). Substituindo-se os
valores, tem-se P
offS1
= 0,29W. As perdas em conduo do diodo em antiparalelo so dadas
pela equao (4.62):

2
1 1 1
F CEO
condDS efS CEO mdS
F
V V
P I V I
I

= +

. (4.62)
1
7, 70
condDS
P W = .
As perdas por comutao do diodo so dadas pela equao (3.121). Substituindo, tem-se
P
comDS1
= 0,42W.

( ) ( )
1 1 1 1 1 1 totalS onS condS offS condDS comDS
P P P P P P = + + + + . (4.63)
1
17, 52
totalS
P W = .
Para o mesmo diodo apresentado na Tabela 3.6, so calculadas as perdas. As perdas em
conduo do diodo so dadas pela equao (4.62). Assim, substituindo os valores, tem-se
P
condD1
= 5,84W.
substituindo os valores, tem-se P
comD1
= 1,19W.

1 1 1 totalD condD comD
P P P = + . (4.64)
1
7, 02
totalD
P W = .

122

1 1
2 2
b
total totL totT totalS totalD
P P P P P = + + + . (4.65)
55, 59
total
P W =
equao (4.66):
100% 98,18%
o
teo
o total
P
P P
= =
+
. (4.66)

4.6.2 Clculo Trmico
O procedimento de clculo trmico utilizado no item 3.6.2 para a especificao do
dissipador semelhante para o conversor de cinco nveis intercalado, onde dois dissipadores
de calor so usados para colocar todos os semicondutores de potncia e, em cada dissipador
ser colocado dois diodos e dois IGBTs. Considerando-se uma temperatura ambiente, T
a
,
igual a 40 C, temperatura de juno, T
j
, igual a 100 C, as resistncias trmicas equivalentes
dos diodos e interruptores so dadas, respectivamente, por:
0, 9 /
2
thjcD thcsD o
theqD
R R
R C W
+
= = , (4.67)

1
1
0, 77 /
thjcS thjcDS
o
theqS thcsS
thjcS thjcDS
R R
R R C W
R R

= + =

+

. (4.68)

1 1
2 46, 71
t totalS condD
P P P W = + = . (4.69)

theqD theqS
j a da t
theqD theqS
R R
T T R P
R R

= +

.
1, 94 /
o
da
R C W = . (4.70)
Dessa forma, mantm-se o dissipador trmico HS 10425 da HS Dissipadores escolhido no
item 3.6.2.

123
Realizado o projeto do conversor de cinco nveis intercalado, parte-se para a simulao do
mesmo. Seguindo o mesmo procedimento anterior, o programa de simulao por computador
(PSIM) utilizado a fim de comprovar o comportamento do conversor sob condies
nominais de carga, bem como quando submetido a variaes na carga.
46,73A, respectivamente. A potncia mdia de entrada do conversor de 3,07kVA.

sada de 7,5A. A potncia mdia de sada de 3,001kW.

124

b1
na frequncia
da rede. Os valores da corrente eficaz e de pico do indutor so de 14,42A e 27,18A,
respectivamente.

b1
na frequncia da rede.
A Fig. 4.22 apresenta as formas de onda da tenso e corrente nos indutores e corrente de
entrada na frequncia de comutao para os modos, Fig. 4.22(a), de no-sobreposio e, Fig.
4.22(b), de sobreposio. Observa-se que a corrente de entrada exatamente a soma das
correntes nos dois indutores com uma ondulao menor e com o dobro da frequncia de
operao dos indutores.

125

(a) (b)
Fig. 4.22 Formas de onda da tenso e corrente nos indutores e corrente de entrada na frequncia de comutao:
(a) modo de no-sobreposio; (b) modo de sobreposio.
respectivamente, 4,80A, 8,69A e 27,16A. O valor da mxima tenso sobre o interruptor S1
de 226,61V.

frequncia de comutao. A Fig. 4.24(a) para o modo de no-sobreposio, e a Fig. 4.24(b)
para o modo de sobreposio.

126

(a) (b)
Fig. 4.24 Formas de onda da tenso e corrente no interruptor S1 na frequncia de comutao:
3,75A, 8,29A e 27,18A. O valor da mxima tenso reversa sobre o diodo D1 de 414,3V.

de comutao. A Fig. 4.26(a) para o modo de no-sobreposio e, a Fig. 4.26(b) para o modo
de sobreposio.

127

(a) (b)
Fig. 4.26 Formas de onda da tenso e corrente no diodo D1 na frequncia de comutao:
carga nominal, onde se observa a atuao do controlador de tenso.

nominal.
cinco nveis: tenso amostrada do sensor de corrente (V
iinamost
), tenso na sada do controlador
de tenso (v
m
c
).

128

m
, v
c
e V
iinamost
.
Para validao do princpio de funcionamento e simulao do conversor de cinco nveis
intercalado, os resultados obtidos nos ensaios de um prottipo de 3kW de potncia
implementado em laboratrio so apresentados a seguir. O prottipo do conversor mostrado
na Fig. 4.29.

Fig. 4.29 Vista geral do prottipo implementado em laboratrio.
A Fig. 4.30 apresenta as formas de onda da tenso e corrente de entrada, corrente no
indutor L
b1
, tenses de sada em cada capacitor e da tenso de sada total. Percebe-se a
correo do fator de potncia que ficou com um valor de 0,9864 e a corrente no indutor que
a metade do valor da corrente total de entrada. As tenses de sada em cada capacitor esto
balanceadas e reguladas nos nveis estabelecidos em projeto, com um valor mdio de 400V
para uma corrente de carga nominal de 7,5A dando uma potncia de sada nominal de 3kW. A

129
corrente de entrada possui um valor eficaz de 28,07A e um valor de pico de 39,7A. A
potncia de entrada de 3,088kVA.

3. Corrente em L
b1
o1
o2
(100V/div); 6. Tenso
de sada total (100V/div). Tempo (5ms/div).
operando com carga nominal. A taxa de distoro harmnica da corrente de entrada, foi de
6,764%, para uma tenso de entrada com um THD de 4,149%, valores estes mais elevados
que os obtidos para o conversor de trs nveis convencional.

A Fig. 4.32 apresenta as formas de onda da tenso e corrente sobre o indutor L
b1
na
frequncia da rede. Os valores da corrente eficaz e de pico do indutor so em torno da metade
dos valores da corrente de entrada, ou seja, 14A e 19,8A, respectivamente.

130

b1
na frequncia da rede: 1. Tenso (100V/div); 2. Corrente (20A/div);
Tempo (5ms/div).
A Fig. 4.33 apresenta as formas de onda da tenso e corrente dos indutores L
b1
e L
b2
e da
corrente total de entrada na frequncia de comutao, Fig. 4.33(a), para o modo de no-
sobreposio e, Fig. 4.33(b), para o modo de sobreposio. Observa-se o fato da corrente de
entrada ser a soma das duas correntes nos indutores e ser o dobro da frequncia de operao
dos indutores.

(a) (b)
Fig. 4.33 Formas de onda nos indutores L
b1
e L
b2
e da corrente de entrada na frequncia de comutao: 1. V
Lb1

(100V/div), 2. V
Lb2
(100V/div), 3. I
Lb1
(10A/div), 4. I
Lb2
(10A/div), 5. I
in
(10A/div), tempo (20s/div).
A Fig. 4.34 apresenta as formas de onda da tenso e corrente do interruptor bidirecional
S1 na frequncia da rede. O valor mdio, eficaz e de pico da corrente sobre S1 ,
respectivamente, 5,1A, 8,9A e 19,8A.

131

Fig. 4.34 Formas de onda sobre S1 na frequncia da rede: 1. Tenso (200V/div); 2. Corrente (20A/div); Tempo
(5ms/div).
Para a frequncia de comutao so apresentadas as formas de onda da tenso e corrente
de S1, Fig. 4.35(a), para o modo de no-sobreposio e, Fig. 4.35(b), para o modo de
sobreposio.

(a) (b)
Fig. 4.35 Formas de onda no interruptor S1 na frequncia de comutao: 1. Tenso (100V/div), 2. Corrente
(10A/div), tempo (20s/div). (a) modo de no-sobreposio; (b) modo de sobreposio.
Assim como no conversor anterior, na comutao do interruptor h pequenos picos de
tenso e/ou corrente e a comutao do tipo hard switching. Esses detalhes podem ser vistos
na Fig. 4.36(a) para o acionamento do interruptor e na Fig. 4.36(b) para o bloqueio do
interruptor.

132

(a) (b)
A Fig. 4.37 apresenta as formas de onda da tenso e corrente do diodo D1 na frequncia
da rede. O valor mdio, eficaz e de pico da corrente , respectivamente, 3,9A, 8,4A e 19,8A.

Fig. 4.37 Formas de onda sobre D1 na frequncia da rede: 1. Tenso (200V/div); 2. Corrente (10A/div);
Tempo (5ms/div).
As formas de onda da tenso e corrente do diodo D1 na frequncia de comutao so
apresentadas na Fig. 4.38(a), para no-sobreposio e, Fig. 4.38(b), para sobreposio.

(a) (b)
Fig. 4.38 Formas de onda no diodo D1 na frequncia de comutao: 1. Tenso (100V/div), 2. Corrente

133

(a) (b)
Fig. 4.39 Detalhe da comutao (a) no acionamento do diodo (50V/div, 5A/div); (b) no bloqueio do diodo
(50V/div, 5A/div). Tempo (200ns/div).
Observa-se a atuao do controlador digital de tenso, onde as tenses mantm a regulao da
tenso de sada especificada.

Fig. 4.40 Formas de onda das tenses de sada em cada capacitor, no barramento total e corrente de carga para
um degrau de carga de 50% para carga nominal (50V/div, 50V/div, 100V/div, 5A/div, 200ms/div).
A Fig. 4.41 apresenta os principais sinais de controle do conversor de cinco nveis, onde
as aquisies foram realizadas atravs de conversores D/A do tipo R2R. As formas de onda
apresentadas so a tenso de sada do controlador de tenso v
m
, da tenso de controle v
c
e da
tenso amostrada do sensor de corrente v
isample
. Como pode ser visto na figura, os sinais de
controle se comportam de forma semelhante ao apresentado na simulao.

134

isample
, v
m
e v
c
.
alimentao da fonte auxiliar e da placa de desenvolvimento do FPGA. Percebe-se um
rendimento sempre superior a 95%, a partir de 1kW, com um rendimento para plena carga de
97,15%.
94,00%
95,00%
96,00%
97,00%
98,00%
99,00%
100,00%
1 1,25 1,4 1,6 1,8 2 2,25 2,5 2,75 3
PotnciadeSada(kW)
R
e
n
d
i
m
e
n
t
o
(
%
)

Fig. 4.42 Curva de rendimento do conversor intercalado de cinco nveis.

4.8 Concluses
conversor de cinco nveis intercalado.

135
O conversor tambm pode ser modelado como sendo um conversor boost clssico;
Atravs dos resultados experimentais, verificou-se um elevado fator de potncia e se
mantiveram equilibradas e reguladas as tenses de sada, mesmo em condio de
degrau de carga;
Por conta da insero da clula intercalada, dividiram-se os esforos de corrente nos
semicondutores resultando na diminuio das perdas por conduo, e
consequentemente, elevando o rendimento chegando a 97,15% na potncia nominal;
O THD da corrente de entrada tambm se mostrou acima dos 5% normalmente
aceitveis, tambm devido ao elevado THD da tenso de entrada (em torno dos 4%).

136
CAPTULO 5
CONVERSOR CA-CC MONOFSICO DE CINCO NVEIS TIPO T

5.1 Introduo
Nos captulos anteriores foram apresentadas duas topologias que integram o retificador e o
estgio pr-regulador para aplicao em um sistema no-break on-line no isolado: o conversor
de trs nveis convencional e o conversor de cinco nveis intercalado.
Com o mesmo objetivo de processar maiores potncias, alm do conversor de cinco nveis
intercalado, outra soluo a ser proposta nesta tese a aplicao da clula de comutao tipo
T no conversor monofsico de trs nveis convencional com o objetivo de elevar sua
eficincia (diminuio das perdas por conduo) e, diminuir o peso e volume dos elementos
magnticos do conversor.
Portanto, estudado neste captulo o conversor monofsico CA-CC de cinco nveis
baseado na clula de comutao tipo T, doravante denominado de conversor de cinco nveis
tipo T. Com esse objetivo, so apresentados: a estrutura topolgica do conversor de cinco
nveis; etapas de funcionamento e principais formas de onda; anlise qualitativa e quantitativa
do conversor proposto e sua operao dinmica. Um exemplo de projeto do conversor e
resultados de simulao e experimentais tambm so apresentados.

A obteno da topologia feita partindo-se da topologia do conversor monofsico de trs
nveis convencional apresentado na Fig. 5.1(a). Aplica-se nesta topologia a clula de
comutao tipo T mostrada na Fig. 5.1(b). Substituindo-se os pontos a, b, c e d da
clula de comutao nos respectivos pontos a, b, c e d do conversor obtm-se o
conversor CA-CC monofsico de cinco nveis tipo T apresentado na Fig. 5.1(c).

137
L
b
S
C2
D1
D2
V
o1
Vo2
C1 R1
R2 V
in
+
-
+
-
L
b
S1
C2
D1
D3
V
o1
Vo2
C1 R1
R2 V
in
+
-
+
-
T1
T2
S2
D2
D4
(b)
S1
S2
L
a
b
c
T1
T2
d
S3 S4
S5 S6
(a) (c)
a
b
c d
a
b
c
d

Fig. 5.1 - (a) conversor de trs nveis convencional; (b) clula de comutao tipo T; (c) conversor de cinco
nveis tipo T obtido.
Sendo o conversor do tipo unidirecional, conforme procedimento apresentado no Captulo
4, a topologia do conversor CA-CC monofsico de cinco nveis tipo T apresentada na Fig.
5.2, sendo composta dos seguintes elementos: um indutor L
b
localizado no lado CA, um
autotransformador com enrolamentos T1 e T2, quatro interruptores controlados S1, S2, S3 e
S4 (com seus respectivos diodos intrnsecos em antiparalelo D
S1
, D
S2
, D
S3
e D
S4
) formando
dois interruptores bidirecionais, quatro diodos D1, D2, D3 e D4 e dois capacitores de filtro C1
e C2 com um ponto de conexo comum.

Fig. 5.2 Topologia do conversor monofsico de cinco nveis tipo T proposto.
Para que o conversor emule uma carga resistiva pura, de forma semelhante ao conversor
de cinco nveis intercalado, os interruptores operam em dois modos: com razo cclica maior
que 0,5 (overlapping mode) e; com razo cclica menor que 0,5 (non-overlapping mode).
A tenso da rede foi definida em (3.5):
( ) ( ) 0 2
in p
v t V sen t t = .
Na anlise, os intervalos de cada modo de operao em funo do deslocamento angular
t so definidos da seguinte forma:
Modo de sobreposio dos sinais de comando dos interruptores:
1
0 t t ;
Modo de no-sobreposio dos sinais de comando dos interruptores:
1 1
t t t .
Devido ao efeito do autotransformador e, dependendo do estado dos interruptores
(conduzindo ou bloqueado) e do modo de operao (modo de no sobreposio ou
sobreposio) a tenso entre os pontos A e O pode assumir cinco valores distintos (+Vo,

138
+Vo/2, 0, -Vo/2 e Vo). Durante o semiciclo positivo da tenso de entrada, a tenso entre os
pontos A e O apresenta para o modo de sobreposio: nvel zero quando os dois interruptores
esto em conduo e nvel +Vo/2 quando somente um interruptor est conduzindo. Para o
modo de no sobreposio a tenso apresenta nvel +Vo/2 quando somente um interruptor
est conduzindo e +Vo quando nenhum interruptor conduz. No semiciclo negativo o
comportamento anlogo. A tenso V
AO
apresentada na Fig. 5.3, considerando uma baixa
frequncia de comutao para melhor visualizao. Por conta disso, este conversor chamado
de conversor de cinco nveis.

AO
para o conversor monofsico de cinco nveis.
O conversor de cinco nveis tipo T apresenta para o semiciclo positivo da tenso de
entrada quatro etapas de operao por perodo de comutao em cada modo de conduo
(sobreposio e no sobreposio), onde para o semiciclo negativo da tenso de entrada a
anlise anloga. Segue-se a descrio do funcionamento dessas etapas de operao.

5.2.2 Etapas de Operao para o Modo de No Sobreposio
1. Etapa (t
0
t t
1
No instante t
0
, o interruptor S1 entra em conduo e S3 permanece bloqueado. O diodo D1
est inversamente polarizado enquanto que o diodo D2 est diretamente polarizado. A
corrente que circula atravs do indutor L
b
cresce linearmente e energia armazenada. Essa
mesma corrente dividida entre os enrolamentos T1 e T2 do autotransformador. Uma parte
dessa corrente flui atravs de T2 e D2 fornecendo, em parte, transferncia de energia carga.
A outra parte da corrente flui atravs de T1 e S1, diminuindo-se assim, os esforos de corrente
nos interruptores. A tenso em cada enrolamento de Vo/2. Sendo o nmero de espiras de T1-
T2 iguais, as correntes atravs dos enrolamentos so iguais (I
T1
= I
T2
). Esta etapa de operao

139
est ilustrada na Fig. 5.4, e o caminho da circulao da corrente marcada em negrito. A
etapa termina quando o interruptor S1 bloqueado.

1
2
in o
in b
di V
v ( t ) L
d t
= + . (5.1)

2 Etapa (t
1
t t
2
No instante t
1
bloqueado. A tenso sobre o indutor L
b
invertida, pois toda a energia armazenada durante a
etapa anterior no indutor transferida para a carga. O diodo D1 diretamente polarizado e D2
permanece diretamente polarizado. A circulao de correntes iguais nos enrolamentos dos
autotransformadores, conforme a polaridade, geram uma tenso nula em seus enrolamentos
enquanto que, a corrente de magnetizao circula livremente pelo autotransformador. Esta
etapa est ilustrada na Fig. 5.5 e termina quando S3 comandado a conduzir.

1
in
in o b
di
v ( t ) V L
d t
= . (5.2)

3 Etapa (t
2
t t
3
Devido simetria do circuito, esta etapa semelhante primeira, sendo que, o interruptor
S3 comandado a conduzir e S1 permanece bloqueado, o diodo D1 est diretamente
polarizado enquanto que o diodo D2 inversamente polarizado e, as tenses sobre os

140
enrolamentos dos autotransformadores invertem de polaridade. Esta etapa de operao est
ilustrada na Fig. 5.6, e a etapa termina quando o interruptor S3 bloqueado.

4 Etapa (t
3
Esta etapa idntica segunda etapa e o circuito mostrado na Fig. 5.5, onde o caminho
da circulao de corrente marcado em negrito.
conversor esto mostradas na Fig. 5.7 para um perodo de comutao T. As formas de onda
so traadas segundo os pulsos de comando aplicado aos interruptores S1 e S3 e as grandezas
IM e Im representam a corrente mxima e mnima do indutor, respectivamente.
Neste modo de operao, 50% da potncia de entrada transferida diretamente sada
atravs do autotransformador e diodos sem circular pelos interruptores controlados atravs das
etapas 2 e 4. Assim, as perdas de conduo e de comutao so menores e o rendimento do
conversor aumenta.

141

Fig. 5.7 Principais formas de onda idealizadas para o modo de operao de no sobreposio.

142
5.2.3 Etapas de Operao para o Modo de Sobreposio
De forma anloga anlise anterior, em um perodo de comutao ocorrem quatro etapas
de operao que so descritas a seguir.
1. Etapa (t
0
t t
1
No instante t = t
0
, o interruptor S1 entra em conduo e S3 permanece conduzindo. Todos
os diodos esto inversamente polarizados. Da corrente que circula atravs do indutor L
b
, uma
parte flui atravs de T1 e S1 (I
T1
= I
S1
) e outra parte flui atravs de T2 e S3 (I
T2
= I
S3
). A
corrente em L
b
cresce linearmente e o indutor armazena energia. Se o nmero de espiras de
T1-T2 igual, as correntes atravs dos enrolamentos so iguais (I
T1
= I
T2
) e um fluxo
magntico resultante nulo, provocando tenso zero nos mesmos. Nesta etapa no h
transferncia de energia da entrada para a carga, sendo o barramento CC, o responsvel por
fornecer energia para a carga. Esta etapa de operao est ilustrada na Fig. 5.8. A etapa
termina quando S3 bloqueado.

in
in b
di
v ( t ) L
d t
= . (5.3)

2 Etapa (t
1
t t
2
No instante t = t
1
conduzindo. A tenso sobre o indutor L
b
invertida para manter a variao do fluxo
magntico constante atravs do ncleo. No mesmo instante, o diodo D2 diretamente
polarizado e D1 permanece inversamente polarizado. Da corrente I
in
que circula atravs do
indutor, uma parte flui atravs de T2 e D2 e outra parte flui atravs de T1 e S1. A energia
armazenada durante a etapa anterior no indutor transferida para a carga e a corrente decresce
linearmente. Esta etapa de operao est ilustrada na Fig. 5.9. A etapa termina quando S3
comandado a conduzir.

143

1
2
o in
in b
V di
v ( t ) L
d t
= . (5.4)

3 Etapa (t
2
t t
3
Devido simetria do circuito do conversor, esta etapa idntica primeira, sendo que o
interruptor S3 entra em conduo enquanto S1 permanece conduzindo. Todos os diodos esto
inversamente polarizados. Esta etapa de operao est ilustrada na Fig. 5.8. A etapa termina
quando S1 comandado a bloquear.
4 Etapa (t
3
Esta etapa similar segunda etapa com a diferena que o interruptor S1 bloqueado e o
interruptor S3 permanece conduzindo. O diodo D1 diretamente polarizado enquanto que o
diodo D2 permanece bloqueado. O circuito mostrado na Fig. 5.10.
L
b
T1
T2
C1
C2
D1 D2
D3 D4
S3 S4
V
in
V
o1
V
o2
A O
S1
D
S1
D
S2
S2
D
S3
D
S4
V
o
I
C1
I
o
I
in
I
C2
I
o
V
L
V
o1
/2
V
o1
/2

conversor so mostradas na Fig. 5.11 para um perodo de comutao T. As formas de onda
so traadas segundo os pulsos de comando aplicado aos interruptores S1 e S3.

144


145
As mesmas relaes levantadas para o conversor de trs nveis convencional apresentadas
no item 3.3.1 so vlidas para o conversor de cinco nveis tipo T na operao em regime
permanente, ou seja, a tenso de entrada definida por (3.5):
( ) . ( ) 0 2
in p
v t V sen t t = .
A corrente de entrada definida por (3.6):
( ) . ( ) 0 2
in p
i t I sen t t = .
A potncia de entrada instantnea definida por (3.8):

2
( ) . . ( )
in p p
p t V I sen t = .
A potncia de sada definida por (3.9):

1
.
2
p p
Po Vo Io V I = = .

Utilizando da mesma metodologia dos conversores anteriores, tem-se a equao definida
em (3.10):

1 0 2 1
( ) ( ) t t t t
= .
Substituindo as variaes de fluxo na equao (3.10), obtm-se as equaes (5.5) e (5.6)
para os modos de no sobreposio e sobreposio, respectivamente:

1
1 0 1 2 1
( ) ( ) ( ( )) ( )
2
o
in o in
V
V t t t V V t t t

=

, (5.5)

1
1 0 2 1
( ) ( ) ( ) ( )
2
o
in in
V
V t t t V t t t

=

. (5.6)
Os intervalos de tempo de cada etapa de operao em funo da razo cclica so
apresentados a seguir, para o modo de no sobreposio em (5.7), e para o modo de
sobreposio em (5.8):

146

1 0
2 1
3 2
3
(1 2 )
2
(1 2 )
2
t t D T
T
t t D
t t D T
T
T t D
=
. (5.7)

1 0
2 1
3 2
3
(2 1)
2
(1 )
(2 1)
2
(1 )
T
t t D
t t T D
T
t t D
T t T D
. (5.8)
Substituindo as equaes (5.7) e (5.8) em (5.5) e (5.6), respectivamente, obtm-se:

1
1
( ) ( ( )) (1 2 )
2 2
o
in o in
V T
V t D T V V t D

=

, (5.9)

1
( ) (2 1) ( ) ( )
2 2
o
in in
V T
V t D V t T D T

=

. (5.10)
Resolvendo as equaes (5.9) e (5.10), respectivamente, obtm-se:
( )
1 1
1
( )
2 2 ( ) 1
o o
in
in
V V T
T D T V t
V t D

= =

, (5.11)

1 1
1
( ) ( )
2 2 ( ) 1
o o
in
in
V V T
V t T D T
V t D

= =

. (5.12)
Observa-se que o valor encontrado para o ganho esttico o mesmo para ambos os modos
de operao. Assim, o conversor de cinco nveis tipo T apresenta a mesma caracterstica de
ganho esttico dos demais conversores j estudados nesta tese.

Semelhante aos demais conversores, a variao da razo cclica a mesma apresentada
para o conversor de trs nveis convencional no item 3.3.3 e reapresentada na equao (5.13)
e na Fig. 5.12.

1
( ) 1 . ( ) D t sen t
= . (5.13)

147


Semelhante ao conversor de cinco nveis intercalado, para a determinao da ondulao da
corrente de entrada para o conversor de cinco nveis tipo T se faz necessria a determinao
da ondulao para os dois modos de operao.
Para o modo de no sobreposio, tem-se que a equao diferencial relativa 1 etapa de
operao :

1
. ( ) 0
2
in o
b in
di V
L v t
d t

+ = . (5.14)
Resolvendo a equao para uma variao da razo cclica (dt = D(t)/f
s
), tem-se:

1
(1 2 ( )) ( )
2
L o
s b
D t D t
I V
f L

=

. (5.15)
Para o modo de sobreposio, a equao diferencial relativa 1 etapa de operao dada
por:
. ( ) 0
in
b in
di
L v t
d t

= . (5.16)
Resolvendo a equao para uma variao da razo cclica (dt = (2.D(t)-1)/2.f
s
), tem-se:

1
(2 ( ) 1) (1 ( ))
2
L o
s b
D t D t
I V
f L

=

. (5.17)
Substituindo (5.13) em (5.15) e (5.17), obtm-se:

1 2
(2 ( ) ) ( ( ))
2
L o
s b
sen t sen t
I V
f L

=

, (5.18)

148

1 2
( 2 ( )) ( )
2
L o
s b
sen t sen t
I V
f L

=

. (5.19)
Adotando a relao
1
.
b s
o
L f
V
como fator de parametrizao, chegam-se as expresses (5.20) e
(5.21):

2
1
( ) (2 ( ) ) ( ( ))
( )
2
L b s
L
o
I t L f sen t sen t
I t
V

= =
, (5.20)

2
1
( ) ( 2 ( )) ( )
( )
2
L b s
L
o
I t L f sen t sen t
I t
V

= =
. (5.21)
da entrada em meio perodo da rede para diferentes valores de .

O mximo valor da ondulao de corrente parametrizada calculada a partir das equaes
(5.20) e (5.21) para cada modo de operao. Assim, derivando-as e igualando-as a zero, tem-
se para D<0,5 e D>0,5, respectivamente:

2 2
( ) cos( ) ( ( ) cos( ) ( 2 ( )
0
2
L
d t

= + =
. (5.22)

149

2 2
( ) cos( ) ( 2 ( ) cos( ) ( )
0
2
L
d t

= =
. (5.23)
Resolvendo (5.22) e (5.23), tm-se que as razes das equaes so, respectivamente:

3
4
2
t asen
t
, (5.24)

4
2
t asen
t
. (5.25)
As razes dessas equaes apontam um ponto de mnimo e um de mximo. Com interesse
no ponto de mxima ondulao de corrente, substituem-se os valores de t de (5.24) e (5.25)
em (5.22) e (5.23), respectivamente. Os resultados das correntes parametrizadas encontradas
para ambos os modos de operao so, respectivamente:
2
3 3
2
4 4
3 1
4 16 2
L
sen asen sen asen
I asen

= =

, (5.26)

2
2
4 4
1
4 16 2
L
sen asen sen asen
I asen

= =

. (5.27)
Nota-se que o valor encontrado o mesmo para ambos os modos de operao. Assim,
substituindo-se esse valor na equao (5.20) ou (5.21), obtm-se o mximo valor da
( )
1 1
max
16 32
o o
L L
b s b s b s
V V Vo
I I t
L f L f L f
= = =

. (5.28)

32
b
L s
Vo
L
I f
=

. (5.29)

150
5.3.5 Determinao da Ondulao de Tenso
comutao, semelhante a forma de onda apresentada na Fig. 4.16 no item 4.3.5 e aqui
reapresentada na Fig. 5.14 para um perodo da rede comeando pelo semiciclo positivo.

Deste modo, tem-se o mesmo procedimento apresentado no item 3.3.5 para a
determinao da ondulao de tenso chegando a:
1
2
Io
C
Vo
=

. (5.30)

Apresenta-se uma metodologia de projeto do conversor, onde so realizados clculos
matemticos dos esforos de tenso e corrente nos componentes do conversor para o modo de
conduo contnua.
Expresses Bsicas
apresentado algumas expresses j definidas no item 3.3.6:
( ) . ( ) 0 2
in p
v t V sen t t = . (5.31)
( ) . ( ) 0 2
in p
i t I sen t t = . (5.32)

2
p
Io
I

= . (5.33)
O ngulo de transio t
1
determinado igualando-se a tenso de entrada a um meio da
tenso de sada, expressa em (5.34).

151

1
1
2 2
o
p
V
t asen asen
V

= =

. (5.34)
Indutor L
b

A corrente eficaz em funo de t que circula atravs do indutor para razo cclica menor
e maior que 0,5 definida por (5.35).
( ) ( )
b
efL p
i t I sen t = . (5.35)

1 1
2 2 2
1 1 1
0 1 1
1 1 1
2 ( ( )) ( ( )) ( ( ))
b
t t
efL efL efL efL
t t

= + +

.(5.36)

2 2
b
efL
Io
I

= . (5.37)
O valor mximo da corrente de pico que circula atravs do indutor dado por (5.38).

1
4
pL
Io
I

= . (5.38)
Autotransformador
So definidos os esforos de tenso e corrente no enrolamento T1 do transformador, que
o mesmo para o enrolamento T2. A mxima tenso sobre os enrolamentos do transformador
definida por (5.39):

1
1 2
2
o
T T
V
V V = = . (5.39)
A corrente eficaz em funo de t atravs do transformador, para razo cclica menor e

1
( ) ( )
( )
2 2
b
efL p
efT
i t I sen t
i t

= = . (5.40)
Assim, a corrente eficaz atravs dos enrolamentos do transformador definida por (5.41).

1
2
efT
Io
I

= . (5.41)
O valor mximo da corrente de pico atravs do enrolamento T1 dado por (5.42):

1
2
pT
Io
I

= . (5.42)

152
Interruptores S1, S2, S3 e S4

1
2
S
Vo
V = . (5.43)
A corrente eficaz em funo de t atravs do interruptor, para razo cclica menor e

1
( )
( )
( )
2
p
efS
I sen t
sen t
i t

= . (5.44)
1 1
2 2 2
1 1 1 1
0 1 1
1 1 1
2 ( ( )) ( ( )) ( ( ))
t t
efS efS efS efS
t t

= + +

. (5.45)

1
2 (3 8)
6
efS
Io
I

=
. (5.46)
(5.42). A corrente mdia em funo de t atravs do interruptor, para razo cclica menor e

1
( ) ( ( ))
( )
2
p
mdS
I sen t sen t
i t

. (5.47)

1 1
1 1 1 1
0 1 1
1 1 1
2 ( ( )) ( ( )) ( ( ))
t t
mdS mdS mdS mdS
t t

= +

. (5.48)

1
(4 )
mdS
Io
I

=
. (5.49)
Diodos D1, D2, D3 e D4
diodos D2, D3 e D4. A mxima tenso reversa sobre os diodos definida por (5.50):

1 D
V Vo = . (5.50)

153
A corrente mdia em funo de t atravs do diodo, para razo cclica menor e maior que

2
1
( )
( )
2
p
mdD
I sen t
i t

. (5.51)
1 1
1 1 1 1
0 1 1
1 1 1
( ( )) ( ( )) ( ( ))
t t
mdD mdD mdD mdD
t t

= + +

. (5.52)

1
2
mdD
Io
I
. (5.53)
A corrente eficaz em funo de t atravs do diodo, para razo cclica menor e maior que

( )
1
( )
( )
2
p
efD
I sen t sen t
i t

= . (5.54)
1 1
2 2 2
1 1 1 1
0 1 1
1 1 1
2 ( ( )) ( ( )) ( ( ))
t t
efD efD efD efD
t t

= + +

. (5.55)

( ) ( ) ( )
3
2 2 2 2
1
6 4 4 4 4 64
6 2
efD
Io
I

+ +

=

. (5.56)
O valor mximo da corrente de pico repetitivo dos diodos o mesmo dado por (5.42).
Capacitores C1 e C2

1
2
C
Vo
V = . (5.57)
A corrente eficaz em funo de t para razo cclica menor que 0,5, definida por (5.58).

1 1
( )
( ( )) (2 ( ) )
( )
2
p
efC
I sen t
sen t sen t
i t

= . (5.58)
A corrente eficaz em funo de t para razo cclica maior que 0,5, definida por (5.59).

2 1
( )
( 2 ( )) ( )
( )
2
p
efC
I sen t
sen t sen t
i t

= . (5.59)

154
A corrente eficaz em um perodo da rede definida por (5.60).
1 1
2 2 2
1 2 1 1 1 2 1
0 1 1
1 1 1
2 ( ( )) ( ( )) ( ( ))
t t
efC efC efC efC
t t

= + +

. (5.60)
2 1 2 2 2
1
16 12 4 (16 ) 6 9
2 2
6
efC
sen
Io
I

+ +

= . (5.61)

O conversor de cinco nveis pode ser modelado de forma semelhante aos conversores j
apresentados. Dessa forma, utilizando-se a mesma tcnica de controle ICC e o mesmo tipo de
compensador com os mesmos critrios de alocao de plos e zeros utilizados no item 3.4,
tm-se as seguintes funes de transferncia j apresentadas no referido item para o diagrama
de blocos apresentada na Fig. 5.15:


1
ref
V
H ( s )
Vo
= . (5.62)

2
2 2
1
p
o sh
V
H ( s )
V R
=
. (5.63)

1
1
1 1
( )
2 1 1
o
o
R
G s
s R C

= +

+

. (5.64)

2
1
1
1
1
z
p
s
K
C( s )
s
s
+
=
+
. (5.65)

155
So adotadas as mesmas especificaes e parmetros dos conversores anteriores para a
montagem do prottipo do conversor de cinco nveis tipo T proposto. O rendimento terico
esperado do sistema ser de 0,97. Estes valores so reapresentados na Tabela 5.1 e Tabela 5.2.
in
V Vca =
Freqncia da rede 60
r
f Hz =
in
fp

s
f kHz =
in p
I I =

equao (3.18):
1
200
1 28
156
o
p
V
,
V
= = = .
3000
7, 5
400
Po
Io A
Vo
= = = .
O ngulo de transio dado por (5.66):

1
40
2
t asen

=

(5.66)

156
Dimensionamento do indutor L
b

Com os valores especificados de ondulao da corrente de entrada, o valor da indutncia
de L
b
obtido a partir da equao (5.29):
400
78, 6
32 7, 95 20000
b
L H = =

.
Para o projeto adotou-se o valor de 80H. Assim, a nova ondulao de corrente no indutor
igual a:

6
400
7,81
32 80 10 20000
b
L
I A
x

= =

. (5.67)
A corrente eficaz que circula atravs do indutor calculada a partir de (5.37):
2 2 1, 28 7, 5
28,12
0, 97
b
efL
I A

= = .
O valor da corrente de pico que circula atravs de L
b
dada por (5.38):
4 1, 28 7, 5
39, 76
0, 97
b
pL
I A

= = .
O resumo do projeto fsico do indutor apresentado na Tabela 5.3.
b
.
Indutncia de L
b
80
b
L H =
Ncleo Thornton escolhido 65/ 33/ 26 NEE
Nmero de espiras 21
b
L
N espiras =
fios
N x AWG =
Entreferro 0,18
2
g
l
cm =
Dimensionamento do autotransformador
A mxima tenso sobre os enrolamentos do transformador determinada a partir da
equao (5.39):
1
1
100
2
o
T
V
V V = = .
A corrente eficaz que circula atravs de um enrolamento do autotransformador calculada
pela equao (5.41):
1
2 1, 28 7, 5
14, 06
0, 97
efT
I A

= = .

157
A mxima corrente de pico atravs de um enrolamento do autotransformador dada por
(5.42):
1
2 1, 28 7, 5
19,88
0, 97
pT
I A

= = .
O projeto do autotransformador realizado conforme [20] considerando o valor da
corrente de magnetizao desprezvel em relao corrente de carga e a relao de
transformao unitria. O resumo do projeto apresentado na Tabela 5.4.
Tabela 5.4 Resumo do projeto do autotransformador.
Ncleo Thornton escolhido 55/ 28/ 21 NEE
Nmero de espiras por enrolamento
1
12
T
N espiras =
Quantidade de fios em paralelo / bitola do fio
1
10 20
fiosT
N x AWG =
So apresentados os clculos dos esforos de tenso e corrente de apenas um interruptor,
pois os demais esto submetidos aos mesmos esforos de tenso e corrente.
1
200
2
S
Vo
V V = = .
1
(4 1, 28 ) 7, 5
4, 92
0, 97
mdS
I A

= =
.
1
2 7, 5 1, 28 (3 1, 28 8)
8,19
0, 97 6
efS
I A

= =
.
A mxima corrente de pico repetitivo nos interruptores a mesma para um enrolamento
do transformador. A partir dessas especificaes para os esforos de tenso e corrente
escolhido o IRGP50B60PD1 da International Rectifier.
Os esforos de tenso, corrente e, das perdas do diodo D1, os mesmos para os demais
diodos, so calculados. A tenso reversa mxima sobre os diodos obtida atravs de (5.50):
1
400
D
V Vo V = = .
1
7, 5
3,87
2 0, 97
mdD
I A = =
.

158
A corrente eficaz que circula atravs dos diodos dada pela equao (5.56):
( ) ( ) ( )
3
2 2 2 2
1
6 1, 28 4 1, 28 4 4 1, 28 1, 28 4 1, 28 64
7, 5
11, 42
6 0, 97 2
efD
I A

+ +

= =

(5.30):
7, 5
1 1025
4 60 0, 97 (0, 05 400)
C F

.
1
400
200
2
C
V V = = .
2 1 2 2 2
1
16 12 4 (16 ) 6 9
2 2
11, 38
6
efC
sen
Io
I A

+ +

= = .
Para o projeto foram especificados dois capacitores eletrolticos de 680F/350V em
paralelo formando uma capacitncia equivalente de 1360F.

O controle do conversor realizado de forma digital semelhante ao utilizado nos
conversores anteriores onde a Fig. 5.16 representa o circuito do conversor de cinco nveis tipo
T com o diagrama de blocos do controle da estrutura do conversor, no qual empregou-se o
FPGA.

159
V
ref
C(z)
X
R
sh
sensor
V
o1
sensor
V
o1
V
o2
sensor
V
o2
ADC
0808
ADC
0808
I
in
|I
in
|
Offset v
m
v
m
X
PWM
1
PWM
2
v
c
Drivers
S1
S2
S3
S4
FPGA
L
b
T1
T2
C1
C2
D1 D2
D3 D4
S3 S4
V
in
V
o1
V
o2
S1
D
S1
D
S2
S2
D
S3
D
S4

De forma semelhante ao adotado para o conversor de cinco nveis intercalado, o mesmo
critrio de dimensionamento do sistema de controle do conversor de trs nveis convencional
utilizado. Desse modo, tem-se que, para o conversor de cinco nveis tipo T, as funes de
transferncia e o controlador de tenso sero os mesmos j especificados no item 3.5.3 e
4.5.3.

Clculo das Perdas no Indutor L
b

As perdas totais no indutor so calculadas no conversor de cinco nveis tipo T a partir dos

160
Frequncia de operao do indutor
1
40
L
f kHz =
3
72, 33
e
V cm =
5
4 10
H
K

=
10
4 10
E
K

=
6
2, 078 10 cm

=
As perdas magnticas do ncleo de ferrite so calculadas a partir da equao (3.109).

2,4 2
( )
b b b
magL H L E L e
P B K f K f V = + .
2,4 5 10 2
0, 03 (4 10 40000 4 10 40000 ) 72, 33 0, 036
b
magL
P x x W

= + = .

2
22 max
b b
cuL L fios AWG
P MLT N N S J = .
6 2
2, 078 10 14, 86 21 19 0, 003239 300 4, 61
b
cuL
P x W
= = .
As perdas totais no indutor so calculadas por (3.111):

b b b
totL magL cuL
P P P = +
4, 65
b
totL
P W = .
Clculo das Perdas no Autotransformador
A definio dos parmetros necessrios para o clculo das perdas no autotransformador
apresentado na Tabela 5.6.
Tabela 5.6 Parmetros necessrios para clculo das perdas do autotransformador.
Frequncia de operao do transformador
1
20
T
f kHz =
3
42, 50
e
V cm =
Variao de fluxo magntico 0,15 B T =
5
4 10
H
K

=
10
4 10
E
K

=
A equao (5.68) determina as perdas magnticas do ncleo de ferrite:

161

2,4 2
1 1 1
( )
magT H T E T e
P B K f K f V = + . (5.68)
1
0, 43
magT
P W = .

2
1 1 1 20 max cuT T fiosT AWG
P MLT N N S J = . (5.69)
1, 35
cuT
P W = .
As perdas totais no autotransformador so calculadas por :

( )
1 1
2
totT magT cuT
P P P = + . (5.70)
3, 57
totT
P W = .
As perdas totais nos interruptores so calculadas de forma anloga as perdas calculadas
nos captulos anteriores para o IGBT cujos parmetros foram apresentados na Tabela 3.5.
Assim, as perdas por entrada em conduo de cada interruptor so dadas por:

1
1
1
1 1
( ) (1, 2 )
2 3
1 1
2 3
c
rr r a S s
onS
c
b S s rr
di
Io I t t V L
dt
P fs
di
t V L Io I
dt

+ + +

=

+ +

. (5.71)
Substituindo-se os valores, a perda por entrada em conduo calculada igual a P
onS1
=
0,37W por interruptor. As perdas por conduo so dadas pela equao (5.72):

2
1 1 1
CEN CEO
condS mdS CEO efS
CN
V V
P I V I
I

= +

. (5.72)
1
8, 74
condS
P W = .
As perdas por bloqueio do IGBT so calculadas pela equao (3.116). Substituindo-se os
valores, tem-se P
offS1
= 0,29W. As perdas em conduo do diodo em antiparalelo so dadas
pela equao (5.73):

2
1 1 1
F CEO
condDS efS CEO mdS
F
V V
P I V I
I

= +

. (5.73)
1
7, 70
condDS
P W = .
As perdas por comutao do diodo so dadas pela equao (3.121). Substituindo, tem-se
P
comDS1
= 0,42W.

162

( ) ( )
1 1 1 1 1 1 totalS onS condS offS condDS comDS
P P P P P P = + + + + . (5.74)
1
17, 52
totalS
P W = .
Para o mesmo diodo apresentado na Tabela 3.6, so calculadas as perdas. As perdas em
conduo do diodo so dadas pela equao (5.73). Assim, substituindo os valores, tem-se
P
condD1
= 7,03W
substituindo os valores, tem-se P
comD1
= 1,19W.

1 1 1 totalD condD comD
P P P = + . (5.75)
1
8, 22
totalD
P W = .

1 1
2 2
b
total totL totT totalS totalD
P P P P P = + + + . (5.76)
59, 65
total
P W =
equao (5.77):
100% 98, 05%
o
teo
o total
P
P P
= =
+
. (5.77)

5.6.2 Clculo Trmico
O procedimento de clculo trmico utilizado no item 3.6.2 para a especificao do
dissipador semelhante para o conversor de cinco nveis tipo T, onde dois dissipadores de
calor so usados para colocar todos os semicondutores de potncia e, em cada dissipador ser
colocado dois diodos e dois IGBTs. Considerando-se uma temperatura ambiente, T
a
, igual a
40 C, temperatura de juno, T
j
, igual a 100 C, as resistncias trmicas equivalentes dos
diodos e interruptores so dadas, respectivamente, por:
0, 65 /
2
thjcD thcsD o
theqD
R R
R C W
+
= = , (5.78)

163

1
1
0, 77 /
thjcS thjcDS o
theqS thcsS
thjcS thjcDS
R R
R R C W
R R

= + =

+

. (5.79)

1 1
2 49,10
t totalS condD
P P P W = + = . (5.80)

theqD theqS
j a da t
theqD theqS
R R
T T R P
R R

= +

.
1, 88 /
o
da
R C W = . (5.81)
Dessa forma, mantm-se o dissipador trmico HS 10425 da HS Dissipadores escolhido no
item 3.6.2.

Realizado o projeto do conversor de cinco nveis tipo T, parte-se para a simulao do
mesmo. Seguindo os mesmos procedimentos anteriores, o programa de simulao por
computador (PSIM) utilizado a fim de comprovar o comportamento do conversor sob
condies nominais de carga, bem como quando submetido a variaes na carga.
47,66A, respectivamente. A potncia de entrada do conversor de 3,075kVA.

164

sada de 7,53A. A potncia de sada de 3,056kW.

A Fig. 5.19 apresenta as formas de onda da tenso e corrente no indutor na frequncia da
rede. Os valores da corrente eficaz e de pico do indutor so os mesmos da corrente de entrada.

165

Fig. 5.19 Formas de onda da tenso e corrente no indutor na frequncia da rede.
A Fig. 5.20 apresenta as formas de onda da tenso e corrente no indutor na frequncia de
comutao para os modos, Fig. 5.20(a), de no-sobreposio e, Fig. 5.20(b), de sobreposio.

(a) (b)
Fig. 5.20 Formas de onda da tenso e corrente no indutor na frequncia de comutao:
A Fig. 5.21 apresenta as formas de onda da tenso e corrente sobre o enrolamento T1 do
autotransformador na frequncia da rede. Os valores da corrente eficaz e de pico no
enrolamento T1 so 13,95A e 23,83A, respectivamente. O valor da mxima tenso sobre o
enrolamento T1 de 109,66V.

166
Tenso
Corrente

Fig. 5.21 Formas de onda da tenso e corrente no enrolamento T1 na frequncia da rede.
Na Fig. 5.22 mostram-se as formas de onda da tenso e corrente no enrolamento T1 na
freqncia de comutao para os modos, Fig. 5.22(a), de no-sobreposio e, Fig. 5.22(b), de
sobreposio.

(a) (b)
Fig. 5.22 Formas de onda da tenso e corrente no enrolamento T1 na frequncia de comutao:
respectivamente, 4,58A, 8,04A e 22,6A. O valor da mxima tenso sobre o interruptor S1 de
219,08V.

167
Tenso
Corrente

frequncia de comutao. A Fig. 5.24(a) para o modo de no-sobreposio, e a Fig. 5.24(b)
para o modo de sobreposio.

(a) (b)
Fig. 5.24 Formas de onda da tenso e corrente no interruptor S1 na frequncia de comutao:
3,71A, 7,47A e 23,83A. O valor da mxima tenso reversa sobre o diodo D1 de 411,7V.

168
Tenso
Corrente

de comutao. A Fig. 5.26(a) para o modo de no-sobreposio e, a Fig. 5.26(b) para o modo
de sobreposio.

(a) (b)
Fig. 5.26 Formas de onda da tenso e corrente no diodo D1 na frequncia de comutao:
carga nominal. Observa-se a atuao do controlador de tenso visto que o comportamento das
tenses de sada de manterem a tenso de sada especificada.

169

nominal.
cinco nveis: tenso amostrada do sensor de corrente (V
iinamost
), tenso na sada do controlador
de tenso (v
m
c
).

m
, v
c
e V
iinamost
.
Para validao do princpio de funcionamento e simulao do conversor de cinco nveis
tipo T, os resultados obtidos nos ensaios de um prottipo de 3kW de potncia implementado
em laboratrio sero apresentados a seguir. O prottipo do conversor mostrado na Fig. 5.29.

170

Fig. 5.29 Vista geral do prottipo implementado em laboratrio usando FPGA.
A Fig. 5.30 apresenta as formas de onda da tenso e corrente de entrada, das tenses de
sada em cada capacitor e da tenso de sada total. Nota-se a correo do fator de potncia que
ficou com um valor de 0,9913. A corrente de entrada possui um valor eficaz de 28,07A e um
valor de pico de 44,5A. A potncia de entrada de 3,088kVA.

3. Tenso de sada V
o1
o2
(100V/div); 5. Tenso de sada total (100V/div).
Tempo (5ms/div).
Nessa mesma figura, observa-se que as tenses de sada em cada capacitor esto
balanceadas e reguladas nos nveis estabelecidos em projeto. A tenso total ficou regulada em
um valor mdio de 400V para uma corrente de carga nominal de 7,5A dando uma potncia de
sada nominal de 3kW.

171
operando com carga nominal. A taxa de distoro harmnica da corrente de entrada, foi de
3,87% para um THD da tenso de entrada de 6,548%.

A Fig. 5.32 apresenta as formas de onda da tenso e corrente sobre o indutor L
b
na
frequncia da rede. Os valores da corrente eficaz e de pico do indutor so os mesmos da
corrente de entrada.

b
na frequncia da rede: 1. Tenso (100V/div); 2. Corrente (50A/div); Tempo
(5ms/div).
A Fig. 5.33 apresenta as formas de onda da tenso e corrente do indutor L
b
na frequncia
de comutao, Fig. 5.33(a), para o modo de no-sobreposio e, Fig. 5.33(b), para o modo de
sobreposio.

172

(a) (b)
Fig. 5.33 Formas de onda no indutor L
b
na frequncia de comutao: (a) modo de no-sobreposio -
1. Tenso (100V/div), 2. Corrente (20A/div), tempo (10s/div); (b) modo de sobreposio 1. Tenso
(100V/div), 2. Corrente (10A/div),.tempo (10s/div).
A Fig. 5.34 apresenta as formas de onda da tenso e corrente no enrolamento T1 do
autotransformador na frequncia de comutao, Fig. 5.34(a), para o modo de no-
sobreposio e, Fig. 5.34(b), para o modo de sobreposio. O valor eficaz e de pico da
corrente sobre o enrolamento T1 de 14,05A e 22,4A, respectivamente.

(a) (b)
Fig. 5.34 Formas de onda no enrolamento T1 na frequncia de comutao: 1. Tenso (100V/div), 2. Corrente
A Fig. 5.35 apresenta as formas de onda da tenso e corrente do interruptor bidirecional
S1 na frequncia da rede. O valor mdio, eficaz e de pico da corrente sobre S1 ,
respectivamente, 4,7A, 7,95A e 21,3A.

173

Fig. 5.35 Formas de onda sobre S1 na frequncia da rede: 1. Tenso (200V/div); 2. Corrente (20A/div); Tempo
(5ms/div).
Para a frequncia de comutao so apresentadas as formas de onda da tenso e corrente
de S1, para o modo de no-sobreposio e para o modo de sobreposio na Fig. 5.36.

(a) (b)
Fig. 5.36 Formas de onda no interruptor S1 na frequncia de comutao: (a) modo de no-sobreposio -
1. Tenso (100V/div), 2. Corrente (20A/div), tempo (10s/div); (b) modo de sobreposio 1. Tenso
(100V/div), 2. Corrente (10A/div), tempo (10s/div).
Os detalhes da comutao podem ser vistos na Fig. 5.37(a) para o acionamento do
interruptor e na Fig. 5.37(b) para o bloqueio do interruptor.

(a) (b)

174
da rede. O valor mdio, eficaz e de pico da corrente sobre D1 , respectivamente, 3,8A, 7,7A
e 21,1A.

Fig. 5.38 Formas de onda sobre D1 na frequncia da rede: 1. Tenso (200V/div); 2. Corrente (20A/div);
Tempo (5ms/div).
de comutao, Fig. 5.39(a), para no-sobreposio e, Fig. 5.39(b), para sobreposio.

(a) (b)
Fig. 5.39 Formas de onda no diodo D1 na frequncia de comutao: (a) modo de no-sobreposio - 1. Tenso
(100V/div), 2. Corrente (10A/div), tempo (10s/div); (b) modo de sobreposio 1. Tenso (100V/div), 2.
Corrente (20A/div),.tempo (10s/div).

175

(a) (b)
Fig. 5.40 Detalhe da comutao (a) no acionamento do diodo (50V/div, 20A/div); (b) no bloqueio do
Percebe-se nesta figura a atuao do controlador digital de tenso, onde as tenses mantm a
regulao da tenso de sada especificada.

Fig. 5.41 Formas de onda das tenses de sada em cada capacitor, no barramento total e corrente de carga para
um degrau de carga de 50% para carga nominal (50V/div, 50V/div, 100V/div, 5A/div, 100ms/div).
A Fig. 5.42 apresenta os principais sinais de controle do conversor de cinco nveis tipo T,
semelhante aos demais conversores. Como pode ser visto na figura, os sinais de controle se
comportam de forma semelhante ao apresentado na simulao.

176

m
, v
isample
e v
c
.
alimentao da fonte auxiliar e da placa de desenvolvimento do FPGA. Percebe-se um
rendimento sempre superior a 95%, a partir de 1kW, com um rendimento para plena carga de
97,18%.
95,00%
95,50%
96,00%
96,50%
97,00%
97,50%
98,00%
98,50%
99,00%
99,50%
100,00%
1 1,25 1,4 1,6 1,8 2 2,25 2,5 2,75 3
PotnciadeSada(kW)
R
e
n
d
i
m
e
n
t
o
(
%
)

Fig. 5.43 Curva de rendimento do conversor de cinco nveis.

5.8 Concluses
conversor de cinco nveis tipo T.

177
O conversor tambm pode ser modelado como sendo um conversor boost clssico;
Como os demais conversores, atravs dos resultados experimentais verificou-se um
elevado fator de potncia e se mantiveram equilibradas e reguladas as tenses de
sada, mesmo em condio de degrau de carga;
Com a implementao da clula de comutao tipo T, os esforos de corrente nos
semicondutores foram divididos como no conversor de cinco nveis intercalado
resultando na diminuio das perdas por conduo, e consequentemente, elevando o
rendimento chegando a 97,18% na potncia nominal;
O THD da corrente de entrada se mostrou abaixo dos 5% normalmente aceitveis,
sendo o conversor com melhores resultados neste quesito.

178
CAPTULO 6
ANLISE COMPARATIVA DE DESEMPENHO DOS TRS
CONVERSORES CA-CC MONOFSICOS ESTUDADOS

6.1 Introduo
Aps serem apresentados os trs conversores CA-CC monofsicos objetos de estudo desta
tese, o conversor de trs nveis convencional e os conversores de cinco nveis intercalado e
tipo T, uma anlise comparativa de desempenho desses trs conversores apresentada neste
captulo.
Essa anlise levar em conta os seguintes quesitos: comparativo dos principais parmetros
dos conversores; comparativo de rendimento; comparativo de peso e volume dos magnticos;
e, comparativo do desempenho dinmico dos conversores.

6.2 Anlise dos Principais Parmetros dos Conversores
A Tabela 6.1 apresenta os parmetros de projeto dos trs conversores. Destes dados
destaca-se que o valor do capacitor de sada o mesmo para os trs conversores. Entretanto, o
valor da indutncia bem diferente para as trs topologias. O maior valor o do conversor de
trs nveis convencional, seguido do conversor de cinco nveis intercalado que possui dois
indutores com a metade do valor da indutncia do conversor de trs nveis convencional, ou
seja, somando os dois indutores tem-se o mesmo resultado e, por fim, o conversor de cinco
nveis tipo T possui o menor valor, praticamente a metade do valor da indutncia do
conversor intercalado, devido ao seu indutor operar com o dobro da frequncia de comutao.
Tabela 6.1 Parmetros de projeto.
Parmetros
Trs nveis
Convencional
Cinco nveis
Intercalado
Cinco nveis tipo T
Tenso de entrada 110Vca 110Vca 110Vca
Tenso de sada 400Vdc 400Vdc 400Vdc
Potncia de sada 3kW 3kW 3kW
Freq. de comutao 20kHz 20kHz 20kHz
Capacitor 1360F 1360F 1360F
Indutor 308H 155H 80H

179

A seguir, apresentam-se novamente na Fig. 6.1 as topologias dos conversores na forma em
que os mesmos foram implementados. Observa-se que todos os conversores possuem o
mesmo nmero de semicondutores (diodos e IGBTs) para que se tente realizar uma anlise
comparativa em condies de igualdade entre as topologias. Dessa forma, para a construo
dos prottipos, utilizou-se a mesma placa de circuito impressa, ou PCB (do ingls, Printed
Circuit Board) e a mesma PCB de controle. A diferena na implementao das topologias
que para o conversor de trs nveis convencional foi necessrio realizar uma conexo
deixando em paralelo os diodos e interruptores e, no PCB de controle, o mesmo sinal de
gatilho do IGBT foi enviado para os dois circuitos de drivers, enquanto que para os demais
conversores eram enviados dois sinais de gatilho defasados entre si de 180. Os prottipos
montados em laboratrio so reapresentados na Fig. 6.2. Percebe-se ento que, no que diz
respeito estrutura dos conversores, a principal diferena entre os conversores se d na
quantidade e na construo dos elementos magnticos. Assim, o conversor de trs nveis
possui apenas um indutor, porm bastante volumoso, o conversor intercalado possui dois
indutores e o conversor tipo T possui um indutor que opera com o dobro da frequncia de
comutao com um volume reduzido e um autotransformador.

(a) (b)
L
b
T1
T2
C1
C2
D1 D2
D3 D4
S3 S4
V
in
V
o1
V
o2
A O
S1
D
S1
D
S2
S2
D
S3
D
S4

(c)
Fig. 6.1 Topologias dos conversores: (a) trs nveis convencional; (b) cinco nveis intercalado; (c) cinco nveis
tipo T.

180

(a) (b)

(c)
Fig. 6.2 Prottipos dos conversores: (a) trs nveis convencional; (b) cinco nveis intercalado; (c) cinco nveis
tipo T.
Uma anlise comparativa dos esforos de corrente dos conversores estudados nesta tese
apresentada na Tabela 6.2 com os resultados tericos, de simulao e experimental obtidos em
todos os conversores para carga nominal.
Tabela 6.2 Comparativa entre os resultados tericos, de simulao e experimentais obtidos entre todos os
conversores.
Trs nveis Convencional Cinco nveis Intercalado Cinco nveis tipo T Esforos de
Corrente
(A)
Terico Simul. Exper. Terico Simul. Exper. Terico Simul. Exper.
I
inef
28,71 27,82 28,81 28,12 28,84 28,00 28,12 27,91 28,07
I
inpk
40,60 47,42 45,00 39,76 54,36 39,60 39,76 47,66 44,50
I
Lef
28,71 27,82 28,81 14,06 14,42 14,00 28,12 27,91 28,07
I
Lpk
40,60 47,42 45,00 19,88 27,18 19,80 39,76 47,66 44,50
I
Smd
10,06 8,03 8,00 4,93 4,80 5,10 4,92 4,58 4,70
I
Sef
16,73 15,28 15,40 8,19 8,69 8,90 8,19 8,04 7,95
I
Spk
40,60 46,58 45,00 19,88 27,16 19,80 39,76 22,60 21,30
I
Dmd
7,90 9,92 9,60 3,87 3,75 3,90 3,87 3,71 3,80
I
Def
11,66 18,74 18,60 8,08 8,29 8,40 11,42 7,47 7,70
I
Dpk
40,60 46,75 45,00 19,88 27,18 19,80 39,76 23,83 21,10

181

Uma observao a ser feita dos resultados apresentados na Tabela 6.2 que para o
conversor de trs nveis convencional os resultados apresentados para as correntes
experimentais dos semicondutores foram dobradas, j que foram utilizados dois
semicondutores em paralelo no interruptor e diodos.
Analisando estes resultados observa-se que os conversores de cinco nveis intercalado e
tipo T se equivalem neste quesito possuindo os melhores resultados de esforos de corrente,
sendo praticamente a metade dos esforos de corrente obtidos no conversor de trs nveis
convencional, devido ao fato de que nestes conversores os esforos de corrente so divididos.
Na Tabela 6.3 apresentado o desempenho dos conversores considerando o fator de
potncia e as THD de tenso e corrente de entrada. Quanto ao fator de potncia, todos os
conversores apresentaram um bom desempenho, sempre prximos a unidade, utilizando o
mesmo sistema de controle, onde o conversor de cinco nveis tipo T obteve o melhor
desempenho. Quanto a THD da corrente de entrada, o conversor de cinco nveis intercalado
apresentou um pior desempenho. Este resultado pode ser atribudo ao modo como a corrente
amostrada, ou seja, na soma das correntes dos indutores, onde, um desbalano nas correntes
dos indutores pode acontecer por conta das caractersticas construtivas dos indutores.
Teoricamente, seria melhor a corrente ser amostrada individualmente em cada indutor para
melhores resultados. Porm, neste caso, o custo do conversor se eleva com a insero de mais
um sensor de corrente. Quanto a THD da tenso de entrada, apresentada apenas para indicar
como estava a tenso de entrada no momento em que os resultados foram obtidos. Assim,
pode-se verificar que o conversor de cinco nveis tipo T apresentou um timo resultado neste
quesito pois, apresentou o pior THD para tenso de entrada e, no entanto, possui o melhor
THD da corrente de entrada.
Tabela 6.3 Desempenho dos conversores.
Parmetros
Trs nveis
Convencional
Cinco nveis
Intercalado
Cinco nveis tipo T
Fator de potncia 98,77% 98,64% 99,13%
THD tenso 3,47% 4,15% 6,55%
THD corrente 6,05% 6,76% 3,87%

182
6.3 Anlise do Rendimento
As curvas de rendimento dos trs conversores so apresentadas na Fig. 6.3 at a potncia
nominal. Os conversores de cinco nveis intercalado e tipo T possuem os melhores
desempenhos com rendimentos finais acima de 97% enquanto que o conversor de trs nveis
convencional tem o pior rendimento, pouco inferior a 95%. Percebe-se que, entre os
conversores de cinco nveis, praticamente inexistem diferenas em todas as faixas de
potncia, sendo uma diferena mnima no final entre o conversor intercalado e o tipo T:
0,03%. Esta pequena diferena pode ser explicada pelo fato de as perdas no indutor do
conversor de cinco nveis tipo T serem maiores que no conversor de cinco nveis intercalado
devido a este indutor operar com o dobro da frequncia de comutao elevando as perdas
magnticas no ncleo de ferrite do indutor.
90,00%
91,00%
92,00%
93,00%
94,00%
95,00%
96,00%
97,00%
98,00%
99,00%
100,00%
1 1,25 1,4 1,6 1,8 2 2,25 2,5 2,75 3
Potncia de Sada (kW)
R
e
n
d
i
m
e
n
t
o

(
%
)
TIPO T
CONVENCIONAL
INTERCALADO

Fig. 6.3 Curvas de rendimento dos trs conversores estudados.
O elevado rendimento dos conversores de cinco nveis deve-se ao fato dos dois
conversores terem suas correntes divididas, resultando em reduzidos esforos nos
semicondutores, enquanto que no conversor de trs nveis convencional, toda a corrente
principal circula atravs dos seus semicondutores, acarretando altas perdas e esforos nos
semicondutores. Para ilustrar essas afirmaes, a Fig. 6.4 apresenta uma comparao das
perdas tericas calculadas em cada dispositivo (elementos magnticos, interruptores e diodos)
para os trs conversores.

183
35,93
13,09
14,56
17,52
7,02
6,51
17,52
8,22
8,22
0
10
20
30
40
50
60
70
P
e
r
d
a
s

(
W
)
Trs nveis
convencional
Cinco nveis
intercalado
Cinco nveis tipo T
Perdas nos interruptores Perdas nos diodos Perdas nos magnticos

Fig. 6.4 Comparao das perdas nos trs conversores estudados.

6.4 Anlise do Peso e Volume
Como j foi dito, para a implementao dos trs conversores foi utilizada a mesma PCB
de potncia. Portanto, neste quesito, a diferena entre as topologias se d no peso e volume
dos elementos magnticos. A Tabela 6.4 e a Fig. 6.5 apresentam a comparao do volume
total dos elementos magnticos e do peso dos trs conversores. Para melhorar a visualizao
na Fig. 6.5, o peso foi dado em gramas e divido por dez.
Tabela 6.4 Comparativa entre os pesos e volumes dos elementos magnticos dos conversores.
Ncleos utilizados
Peso total
(kg)
Volume
total (cm
3
)
Ganho de
peso (%)
Ganho de
vol. (%)
Trs nveis
convencional
2x NEE 65/33/39 1,725 210,33 - -
Cinco nveis
intercalado
2x NEE 65/33/26 1,250 144,66 38 (3N) 45,39 (3N)
Cinco nveis
tipo T
1x NEE 65/33/26
1x NEE 55/28/21
1,060 114,83
62,74 (3N)
17,92 (5NI)
83,17 (3N)
25,97 (5NI)

184
172,50
210,33
125,00
144,66
106,00
114,83
0,00
50,00
100,00
150,00
200,00
Trs nveis
convencional
Cinco nveis
intercalado
Cinco nveis tipo T
Peso (g) / 10 Volume (cm)

Fig. 6.5 Comparao do volume total nos elementos magnticos e peso nos trs conversores.
Observando os valores da Tabela 6.4 e a Fig. 6.5, nota-se que o conversor de cinco nveis
tipo T o que possui o menor volume e peso dentre os trs conversores, mesmo adicionando-
se um autotransformador topologia, enquanto que os demais possuem apenas indutores. Este
fato se d, mais uma vez, pelo fato do indutor do conversor operar com o dobro da frequncia
de comutao. Seu ganho de volume chega a ser de 83,17% se comparado ao volume do
indutor do conversor de trs nveis e de 25,97% se comparado aos indutores do conversor de
cinco nveis intercalado. J o conversor de cinco nveis intercalado possui um ganho de
45,39% se comparado ao conversor de trs nveis convencional. Com relao ao peso, o
ganho do conversor de cinco nveis tipo T chega a ser de 62,74% se comparado ao conversor
de trs nveis convencional e de 17,92% se comparado ao conversor de cinco nveis
intercalado. O conversor de cinco nveis intercalado consegue ter um ganho de peso de 38%
se comparado ao conversor de trs nveis convencional.

6.5 Anlise do Desempenho Dinmico
As respostas dinmicas dos trs conversores quando submetidos a um degrau de carga de
50% para 100% da carga nominal so reapresentadas na Fig. 6.6. Lembrando que o
controlador de tenso o mesmo para os trs conversores e, analisando a figura, observa-se
que o conversor com melhor resposta dinmica o conversor de cinco nveis tipo T, onde o
controlador atua de forma mais rpida (menor que 100ms) e com a menor perturbao na

185
tenso de sada. Este fato por ser explicado pelo fato de, no momento do degrau de carga, a
corrente de entrada tambm sofre um degrau. Assim, como a ondulao da corrente de
entrada nos conversores de cinco nveis o dobro da frequncia de comutao, o controlador
tende a processar com mais rapidez ao degrau de carga. No entanto, mesmo com a corrente de
entrada operando com o dobro da frequncia de comutao, o conversor com a pior resposta
dinmica o conversor de cinco nveis intercalado que possui a resposta mais lenta e o maior
distrbio na tenso de sada. Este resultado pode ser mais uma vez atribudo ao modo como a
corrente amostrada no conversor, conforme j citado anteriormente no item 6.2.

(a) (b)

(c)
Fig. 6.6 Degrau de carga de 50% para 100% da carga nominal: (a) conversor de trs nveis convencional
(10A/div, 100V/div, 100V/div, 100V/div, 200ms/div); (b) conversor de cinco nveis intercalado (50V/div,
50V/div, 100V/div, 5A/div, 200ms/div); (c) conversor de cinco nveis tipo T (50V/div, 50V/div, 100V/div,
5A/div, 100ms/div).

6.6 Concluses
Neste captulo apresentou-se uma anlise comparativa entre os trs conversores estudados
nesta tese sob vrios quesitos de desempenho. A partir desta anlise realizada conclui-se que:

186
O conversor de trs nveis convencional seria mais indicado se for considerado sua
simplicidade (nmero de componentes e sistema de controle mais simples), baixo
custo e alto FP para potncias menores, pois foi visto que para potncias mais
elevadas os esforos de corrente so maiores e o peso e volume dos elementos
magnticos so consideravelmente grandes;
O conversor de cinco nveis intercalado o mais recomendado se for levado em
conta o reduzido volume e peso dos magnticos (se comparado ao conversor de
trs nveis convencional), alto FP, baixos esforos de corrente nos semicondutores
e elevado rendimento, podendo ser aplicado em elevadas potncias;
J o conversor de cinco nveis tipo T o mais recomendado se levado em conta o
reduzido volume e peso (o menor dentre os trs conversores analisados), alto FP,
baixa THD, baixos esforos de corrente nos semicondutores e elevado rendimento,
sendo o mais indicado para aplicaes que requerem um processamento de
potncias mais elevadas e reduzido volume e peso;
Percebe-se que os conversores de cinco nveis se equivalem. No entanto, o
conversor de cinco nveis tipo T se sobressai ao conversor de cinco nveis
intercalado nos quesitos taxa de distoro harmnica, peso, volume e resposta
dinmica.
Dessa forma, pode-se dizer que as trs topologias analisadas apresentam bons resultados
para aplicaes com correo do fator de potncia com bom rendimento, sendo, portanto, a
definio da melhor topologia ligada diretamente ao tipo de aplicao e suas necessidades
(potncia processada, volume e peso, resposta dinmica, custos, etc.).

Raphael Amaral da Cmara Tese de Doutorado Concluso Geral

187
CONCLUSO GERAL

Na soma dos esforos em pesquisas, dentro do universo da eletrnica de potncia, por
conversores estticos que satisfaam requerimentos de elevada potncia, elevada eficincia e
reduzido peso e volume para diversas aplicaes, entre elas os no-breaks, existe uma procura
por novas configuraes topolgicas, tcnicas de controle e aplicaes em controle digital.
Dessa forma, foi apresentado neste trabalho duas novas topologias de conversores CA-CC
monofsicos (conversor de cinco nveis intercalado e conversor de cinco nveis tipo T) para
aplicaes em sistemas no-breaks on-line no isolados e juntamente com o conversor de trs
nveis convencional foi realizada uma anlise comparativa de desempenho entre essas trs
topologias. So caractersticas comuns dessas topologias: a integrao do conversor ao estgio
retificador; correo do fator de potncia; uso do neutro comum que facilita o uso de by-pass
para aplicaes em sistemas no-breaks e, uma nova forma de se alcanar o mesmo
comportamento do controlador OCC (tcnica de controle ICC) via controle digital usando o
microcontrolador FPGA.
No Captulo 1 apresentaram-se as desvantagens de se ter um baixo fator de potncia no
sistema eltrico e suas solues. Dentro dessas solues tivemos a apresentao de diversas
topologias monofsicas de conversores CFP com suas respectivas vantagens e desvantagens.
Desta abordagem conclui-se que, para elevadas potncias e para aplicaes em no-breaks, as
topologias mais viveis so aquelas que operam como dobrador de tenso, ou seja, a tenso
total de cada sada do barramento CC dever ser maior que duas vezes o valor de pico
mximo da tenso de entrada. Apresentou-se tambm uma reviso sobre as principais tcnicas
de controle para CFP utilizadas. Com relao a este item, conclui-se que a tcnica de controle
por valores mdios largamente utilizada e difundida, mas, o uso de tcnicas mais
simplificadas como o OCC reduz o nmero de componentes, sensores e malhas de controle
necessrias. A desvantagem desse tipo de tcnica de controle a complexidade de
implementao dos controladores e moduladores para o controle digital.
No Captulo 2 foi apresentado um estudo sobre os conceitos bsicos de controle digital e
FPGA e a apresentao da tcnica de controle baseada no OCC: a Indirect Current Control -
ICC, aplicada aos trs conversores analisados nesta tese. Sobre o FPGA foi mostrado: sua
arquitetura bsica com o princpio de funcionamento dos blocos internos; a programao em
FPGA, onde se pode integrar a comunicao entre blocos grficos e programao escrita por


188
descrio de hardware, como o VHDL; e, as principais caractersticas do FPGA utilizado, no
caso, o EP2C20F484C da Altera inserido na placa de desenvolvimento Cyclone II Stater Kit.
Dessa anlise conclui-se que o FPGA possui uma facilidade e flexibilidade na sua
programao com grande velocidade de processamento e uso de operaes paralelas. A
tcnica de controle aplicada ao FPGA, a ICC, foi apresentada tendo como vantagens:
monitoramento de apenas duas grandezas fsicas dos conversores (corrente de entrada e
tenso de sada), a no necessidade de um sinal de referncia de entrada e apenas uma malha
de controle (tenso de sada) e a facilidade de implementao na forma digital. A
confiabilidade, preciso, flexibilidade e reduzido nmero de componentes externos so
citadas como vantagens no uso de controladores digitais e, dessa maneira, apresentaram-se as
tcnicas para obteno de controladores digitais e respectiva anlise de estabilidade e a
representao numrica para sistemas digitais.
Nos Captulos 3, 4 e 5 so realizados estudos sobre os conversores monofsicos CA-CC
de trs nveis convencional (Captulo 3), de cinco nveis intercalado (Captulo 4) e de cinco
nveis tipo T (captulo 5). Foi apresentada a anlise qualitativa e quantitativa das trs
topologias, mostrando o princpio de funcionamento, esforos de tenso e corrente dos
componentes de potncia, modelagem dinmica e modelagem de perdas do conversor. Desta
anlise conclui-se que: os conversores de cinco nveis intercalado e tipo T possuem a
vantagem de dividir os esforos de corrente dos semicondutores, diminuindo assim as perdas
por conduo e, elevando desse modo o rendimento do conversor; na modelagem dinmica,
os trs conversores podem ser modelados como sendo um conversor boost clssico com
funes de transferncia j bem conhecidas na literatura. Tambm foram apresentados os
resultados de simulao e experimental de cada topologia para um prottipo de 3kW de
potncia de sada. Primeiro, conclui-se que, os resultados de simulao obtidos so
satisfatrios e validam a anlise terica realizada em todos os trs conversores. Dos resultados
experimentais obtidos para os trs conversores conclui-se que: os mesmos comprovam as
principais caractersticas comuns esperadas de cada conversor que o elevado fator de
potncia na entrada, a regulao da tenso de sada mesmo sob condies de degrau de carga
e o baixo contedo harmnico; e, para os conversores de cinco nveis intercalado e tipo T
comprova-se as reduzidas perdas por conduo resultando num rendimento acima de 97%
para ambos.
No Captulo 6 realizada uma anlise comparativa entre os trs conversores
monofsicos CA-CC apresentados nos captulos anteriores sob os quesitos: principais


189
parmetros dos conversores; rendimento; peso e volume; e, desempenho dinmico. Na anlise
dos principais parmetros dos conversores, que diz respeito principalmente aos esforos de
corrente dos componentes ativos e passivos e das taxas de distoro harmnica, os
conversores de cinco nveis intercalado e tipo T se equivaleram nos esforos de corrente,
tendo praticamente a metade dos esforos exigidos no conversor de trs nveis convencional,
mas, o conversor de cinco nveis tipo T se sobressai aos demais com relao as taxas de
distoro harmnica. Para a anlise do rendimento, mais uma vez os conversores de cinco
nveis intercalado e tipo T se equivalem com um rendimento semelhante para a carga
nominal, acima de 97%, enquanto que o conversor de trs nveis convencional ficou com um
rendimento pouco menor que 95% para carga nominal. Na anlise de peso e volume, o
conversor de cinco nveis tipo T se sobressai aos demais com ganhos de peso de at 62% e
ganhos de volume de at 83% se comparado aos outros conversores. Em segundo vem o
conversor de cinco nveis intercalado com ganho de 38% de peso e 45% de volume em cima
do conversor de trs nveis convencional. Por fim, com respeito ao desempenho dinmico,
para um degrau de carga de 50% para 100% da carga nominal, o conversor de cinco nveis
tipo T apresentou uma resposta mais rpida e com menor perturbao para a tenso de sada,
sendo o conversor de cinco nveis intercalado o que apresentou o pior desempenho neste
quesito.
Finalmente, conclui-se que a partir dos estudos e implementaes realizadas utilizando
um controlador digital com FPGA e atravs da anlise comparativa, resultaram as seguintes
contribuies:
Apresentao da clula de comutao tipo T que pode ser utilizada tanto em
aplicaes de converso CA-CC ou CC-CA, monofsica, trifsica ou polifsica,
com fluxo de processamento de energia unidirecional ou bidirecional.
Trs prottipos de 3kW de potncia implementados e controlados digitalmente por
FPGA utilizando-se de apenas uma placa de potncia e uma placa de controle (vide
Apndice B): conversor CA-CC de trs nveis convencional; conversor CA-CC de
cinco nveis intercalado; conversor CA-CC de cinco nveis tipo T. Tais
implementaes resultaram em informaes de detalhes de projeto, simulao e
implementao de tcnica de controle digital via FPGA.
O desenvolvimento de rotinas e algoritmos para a implementao digital da tcnica
de controle ICC via FPGA (vide Apndice A).
O conversor de cinco nveis tipo T o que apresenta os melhores resultados entre os


190
trs conversores, se destacando nos quesitos: taxa de distoro harmnica, peso e
volume e desempenho dinmico.
Como sugestes para trabalhos futuros: a aplicao da clula de comutao tipo T e da
clula de intercalar em topologias trifsicas; aplicao de clulas de comutao suave para
verificao de melhorias de rendimento nas topologias de cinco nveis; anlise do
desempenho dos conversores no que diz respeito a aplicao de cargas desbalanceadas,
indutores desbalanceados e/ou resistores de gatilho dos interruptores desbalanceados; e,
implementao de um sistema no-break completo com a ligao do conversor de cinco nveis
intercalado e tipo T a um inversor.

Raphael Amaral da Cmara Tese de Doutorado Referncias Bibliogrficas
191
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do Autor, 2001.
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196
[82] LEM. Catlogo de Sensores, http://www.lem.com, 2011.

APNDICE A
(Programas gerados no FPGA)

198

A.1 Gerador das portadoras dente de serra
ENTITY portadoras IS

PORT (clk : IN BIT;
clk2 : OUT BIT;
tri1, tri2 : OUT NATURAL RANGE 0 TO 255);

END portadoras;

ARCHITECTURE arch1 OF portadoras IS
TYPE tabela1 IS ARRAY (INTEGER RANGE<>) OF NATURAL;
TYPE tabela2 IS ARRAY (INTEGER RANGE<>) OF NATURAL;
SHARED VARIABLE aux, aux2 : NATURAL RANGE 0 TO 1023 :=0;

CONSTANT dados1 : tabela1 (0 to 207) :=
(0,0,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30,31,3
2,33,34,35,36,37,38,
39,40,41,42,43,44,45,46,47,48,49,50,51,52,53,54,55,56,57,58,59,60,61,62,63,64,65,66,67,68,
69,70,71,72,73,74,
75,76,77,78,79,80,81,82,83,84,85,86,87,88,89,90,91,92,93,94,95,96,97,98,99,100,101,102,10
3,104,105,106,107,
108,109,110,111,112,113,114,115,116,117,118,119,120,121,122,123,124,125,126,127,128,12
9,130,131,132,133,134,135,
136,137,138,139,140,141,142,143,144,145,146,147,148,149,150,151,152,153,154,155,156,15
7,158,159,160,161,162,
163,164,165,166,167,168,169,170,171,172,173,174,175,176,177,178,179,180,181,182,183,18
4,185,186,187,188,189,
190,191,192,193,194,195,196,197,198,199,200,201,202,203,204,205);

CONSTANT dados2 : tabela2 (0 to 207) :=
(103,104,105,106,107,108,109,110,111,112,113,114,115,116,117,118,119,120,121,122,123,1
24,125,126,127,128,129,
130,131,132,133,134,135,136,137,138,139,140,141,142,143,144,145,146,147,148,149,150,15
1,152,153,154,155,156,
157,158,159,160,161,162,163,164,165,166,167,168,169,170,171,172,173,174,175,176,177,17
8,179,180,181,182,183,
184,185,186,187,188,189,190,191,192,193,194,195,196,197,198,199,200,201,202,203,204,20

199
5,0,0,0,1,2,3,4,5,6,7,8,9,
10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30,31,32,33,34,35,36,37,38,39,
40,41,42,43,44,45,
46,47,48,49,50,51,52,53,54,55,56,57,58,59,60,61,62,63,64,65,66,67,68,69,70,71,72,73,74,75,
76,77,78,79,80,81,
82,83,84,85,86,87,88,89,90,91,92,93,94,95,96,97,98,99,100,101,102);

BEGIN

PROCESS (clk)
BEGIN

IF aux =208 THEN aux :=0; clk2 <='1';
ELSIF clk 'EVENT AND clk ='1' THEN
aux :=aux +1;
aux2 :=dados2(aux);
clk2 <='0';
END IF;

END PROCESS;

tri1 <=dados2(aux);
tri2 <=dados1(aux);

END arch1;

A.2 Divisor de frequncia para o clock dos ADCs externos
ENTITY clk_freq IS

PORT (clk : IN BIT;
z,y : OUT BIT);

END clk_freq;

ARCHITECTURE arch2 OF clk_freq IS
SHARED VARIABLE x : NATURAL RANGE 0 TO 6173;
BEGIN

200

PROCESS(clk)
BEGIN

IF x =250 THEN --FREQUENCIA DE 500KHZ PARA O CLK INTERNO DO FPGA
--IF x =408 THEN
-- z <='0';
x :=0;
ELSIF clk 'EVENT AND clk ='1' THEN
if (x <10) then --razao ciclica de 50%
--if (x <204) then --razao ciclica de 50%
z <='1';
y <='1';
else z <='0'; y <='0';
end if;
x :=x+1;
END IF;

END PROCESS;
END arch2;

A.3 Compensador de tenso
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_arith.ALL;
USE ieee.std_logic_signed.ALL;
USE ieee.std_logic_unsigned.ALL;

GENERIC( K4 : INTEGER := 49873; --coeficientes em notao q15
K3 : INTEGER := 17102;
K2 : INTEGER := 348;
K1 : INTEGER := 7;
K0 : INTEGER := 341 );
PORT( Ventrada : IN INTEGER RANGE 1023 downto -1023; --definindo
as portas de entrada e sada
Vout : OUT INTEGER RANGE 1023 downto 0 :=0;
clock : IN BIT);
END voltage_reg2;

201

ARCHITECTURE calculo OF voltage_reg2 IS

SIGNAL Erro : INTEGER :=10;
SIGNAL U : INTEGER :=10;
SIGNAL Erro_1, Erro_2, U_1, U_2 : INTEGER :=10;

BEGIN
abc : PROCESS( clock )
BEGIN
IF( clock'event and clock ='1' )THEN
Vout <=775 - ( K2*Erro +K1*Erro_1 - K0*Erro_2 +K4*U_1
- K3*U_2 )/ 32768;
U <= ( K2*Erro + K1*Erro_1 - K0*Erro_2 + K4*U_1 -
K3*U_2 )/ 32768;
Erro_2 <=Erro_1;
Erro_1<=Erro;
Erro <=Ventrada;
U_2 <=U_1;
U_1 <=U;
END IF;
END PROCESS;
END calculo;

APNDICE B
(Esquemtico completo)

203

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i
g
.

B
.
1

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q
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r
s
o
r
e
s
.

204

F
i
g
.

B
.
2

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q
u
e
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t
i
c
o

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a
c
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d
e

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o
n
t
r
o
l
e

d
o
s

c
o
n
v
e
r
s
o
r
e
s
.

205
F
i
g
.

B
.
3

E
s
q
u
e
m
t
i
c
o

d
a

p
l
a
c
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t
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i
a
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2012 Tese Racamara

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, esta determinada a partir da lei de controle da equao (3.78) e

pode ser calculada a partir da corrente de entrada:

representa um atraso de uma amostra. Assim, para uma

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