ConverJidores AJD 269

6.3 CONVERTIDORES AJO

La variedad de circuitos em pleados para la conversin A/D es mayor que en
convertidores DIA. En la tabla 6.3 se presenta una clasificacin de Ia que seguida-
mente se describen algunos de los tipos ms frecuentes.



Tabla 6.3 Clasificacin de los convertidores A/D. (Adaptada de [3),pg. 101).

Tipo Ejemplo

Convertidores ND directos

1.1 Sin realimentacin
1.2 Con realimentacin
1.2.1 Bit a bit
1.2.2 No bit a bit
Paralelos (flash)

Aproximaciones sucesivas
CAD tipo servo (tracking)

2 Convertidores AJO indirectos

2.1 Sin realimentacin
2.1.1 Por intervalo de tiempo

2.1.2 Por frecuencia

Rampa simple
Doble rampa, triple rampa
Convertidor V/F

2.2 Con realimentacin




6.3.1 Convertidores AJO paralelos

Los denominados convertidores flash son un tipo de CAD paralelo que con-
sisten, para n bits, en un divisor de tensin con zn-l tomas intermedias; cada toma
se conecta a un comparador analgico de aJta velocidad, cuya otra ent rada va co-
nectada a la tensin a convertir; las salidas de los comparadores se retienen en un
sistema de cerrojos, de donde se llevan a un codificador de prioridad flash), fi-
gura 6.5a. Cuando se aplica una tensin a la entrada, todos los comparadores cuya
tensin de referencia es menor que la entrada dan un 1 a su salida, mientras que
aq uellos cuya tensin de referencia es mayor dan un . El codificador da enton-
ces l a palabra digital correspondiente.
Este mtodo de conversin es el ms rpido disponible comercialmente. Su
principal inconveniente es que necesita 2"-
1
comparadores, por lo que slo puede
concebirse como CI LSI, no a base de componentes discretos. Tambin hay que
considerar la gran capacidad gue presentan a la seii.al de entrada todos los campa-
radares en paralelo; ello obliga a atacar al convertidor con un amplificador de
gran ancho de banda. Adems, dado que dichas capacidades varan si lo hace la
amplitud de Ia entrada, es aconsejable preceder el CAD de un amplificador S&H.
Los modelos disponibles tienen una resolucin de 6 a 11 bits, con frecuencias
de muestreo de hasta 500 X 10
6
muestras/s. Una forma de aumentar la velocidad,

270 Conversin analgica/digital y digital/analgica

-----------
-----------

Rotoj
EnlfQdo
onalo----,

06
os
04
03
REFM
02

OI

OOILSBl

REF8
l o!




AIN
-AlN
CLK
-CLK ------,.. _1)

1-----<>DcLK
1----<> OcLK






REFo-------.--f M)-,
REF-o---- +-





Entrado
ono lgico
MODO
/ROYo --- -
RO ---------------------L ::J


Figura 6.5 (a) Diagrama de bloques del convertidor paralelo TLC5502 (Texas lnstruments
Inc.). (b) Aumento de la velocidad mediante dos CAD controlados por relojes de distinta fase
(TKA010C,Tektronix). (c) Aumento de la resolucin, a costa de menor velocidad, mediante un
sistema de dos etapas (Texas lnstruments Inc.).

manteniendo la resolucin, es mediante dos CAD en paralelo controlados por se-
iiales de reloj en contrafase (figura 6.5b).
Si se desea aumentar la resolucin, a costa de perder velocidad, se puede em-
p!ear un sistema multietapa, o con subdivisin de escala (subranging), tal como se
indica en la figura 6.5c. Consiste en emplear dos codificadores paralelo rpidos, de






Convenidores AID 271

4 bits en este ejemplo; ai primero se aplica directamente la entrada, y da los bits
de salida de mayor peso; ai segundo se le aplica la diferencia entre la entrada, re-
tardada un cierto tiempo, y la salida de un CDA que obtiene el equivalente anal-
gico de los (4) bits de mayor peso. Las salidas de ambos codificadores se combi-
nao para dar la salida total. de 8 bits en este caso. Con este mtodo se obtienen
hasta 40 x 10
6
conversiones/s con 16 bits.


6.3.2 Convertidores de aproximaciones sucesivas

El algoritmo de aproximaciones sucesivas ofrece un buen compromiso entre
velocidad y complejidad, y es el ms frecuente cuando no se trata de obtener una
exactitud muy elevada. Hay muchos modelos de 8, 10, 12, 14 y 16 bits, con tiempos
de conversin entre 1 y 100 .us.En la figura 6.6a se muestran los elementos bsicos
de un convertidor de este tipo; para facilitar la interfaz con uo J.lP, las lneas de sa-
lida se conectao a sepa radores de tres estados.Se puede montar con componentes
discretos, pero su coste supera el de muchos de los CI disponibles.
El mtodo consiste en ir comparando la tensin de entrada con una tensin
analgica generada internamente con un CDA, cuya entrada digital se incrementa
o decrementa segn que el resultado de la comparacin indique, respectivamente,
que la tensin de entrada es inferior o superior a la tensin generada interna-
mente. En la figura 6.6b se muestra cmo se van asignando los bits de salida en
funcin del resultado de la comparacin. AI empezar la conversin se aplica ai
CDA una entrada 10 ... 00, y luego se van probando los bits de menor peso. Los
errares del CDA pueden llevar a no linealidades.
El tiempo de conversin aumenta ai hacerlo la resolucin deseada, pero es in-
dependiente de la amplitud de la entrada. E! lmite actual es de unas 10
6
conver-
siones/s para 12 bits. Dado que el resultado de una comparacin no se fija en el re-
gistro de salida hasta que !lega el ciclo de reloj siguiente a aquel en el que se ha
efectuado la comparacin, si la frecuencia de reloj es f" el tiempo de conversin
para n bits es











onotgico




Sol!do
dig.tol
Entrada
FE








bits de solido 1 I O I 1 I O I I I

(o) I bl
Figura 6.6 (a) Esquema simplificado de un CAD basado en el algoritmo de aproximaciones
sucesivas. (b) Asignacin de valor a los bits de salida en comparaciones sucesivas.
272 Conversin analgica/digital y digital/analgica


n+l
lc =---
fr

(6.7)

Un inconveniente de este mtodo es su no linealidad si la entrada vara du-
rante el tiempo de conversin. Esta variacin puede ser inherente a la sei.al, o
puede ser debida a rudo superpuesto. Para evitar que Ia entrada cambie durante
la conversin, se precede ai CAD con w1 amplificador S&H; esto no evita, sin em-
bargo, que la muestra tomada pueda venir influda por el posible rudo a la en-
trada. En cualquier caso son, pues, convertidores muy susceptibles ai ruido.


6.3.3 Convertidores tipo servo

En la figura 6.7a se muestran los elementos bsicos de un CAD basado tam-
bin en la comparacin de la entrada con una tensin analgica generada con un
CDA, pero en este caso la palabra digital es la salida de un contador bidireccional.
AI iniciar la conversin, e!contador se pone a cero, y su salida se va incremen-
tando hasta que rebasa el valor de la entrada (figura 6.7b), situacin que es detec-
tada por el comparador. Una vez la salida ha alcanzado a Ia entrada, cualquier
posible cambio pequeno en sta es seguido rpidamente, contando o descontando,
y de ah la analoga con un servosistema. Dado que el convertidor sigue a la en-
trada, no hace falta precederle de un S&H. El tiempo de conversin aumenta con
la resolucin, pues cuanto mayor sea sta mayor es el nmero de cuentas a obte-
ner (para una entrada igual ai fondo de escala).
La mxima velocidad (SR, Slew Rate) de la sei'al de entrada que el sistema
realimentado puede segui r, est limitada por la frecuencia de reloj f,pues la sa-
lida dei CDA slo se incrementao decrementa 1 LSB a cada ciclo de relo.i. Si la
tensin de fondo de escala es V FE tendremos

(6.8)




Entrado

R
es
ln
co
d
l
o
o
- -- ---- ---- --







Reloj
de
.
v-- ------


t oonvorsi6n tcooiiOfSin
poro V mxmo

(oi
(b l

Figura 6.7 Convertidor A/0 tipo servo (tracking). (a) Esquema de bloques bsico. (b) Evoiu-
cin temporal de la salida en funcin de la tensin de entrada.







Convercidores AIO 273

6.3.4 Convertidores sigma-delta

Conocidos tambin como convertidores delta-sigma, convertidores de 1 bit y
convertidores con sobremuestreo (oversampling converters), se estn convr-
tiendo en los favoritos para aplicaciones de alta resolucin a frecuencias bajas y
medias. Constan (figura 6.8) de un modulador analgico y de un circuito de fil-
trado digital y diezmado [4}. El modulador analgico convierte la seiial de entrada
en una salida de dos niveles (1 bit) y alta velocidad (de aqu e! sobremuestreo), y
consta de uno o vari as integradores, un comparador cuya salida se almacena en un
cerrojo, y un CDA de 1 bit (o ms en algunos modelos). E!circuito sustrae (de ah
la delta) la salida del COA de la entrada anaJgica e integra (de ah la
sigma) el resultado. La salida del integrador se compara con cera a alta veloci-
dad, de modo que se tiene una secuencia de unos y ceros a alta velocidad. El CDA
en ellazo de realimentacin intenta mantener la salida dei integrador prxima a
cero; puede ser una simple fuente de corriente. El filtro digital elimina el ruido de
alta frecuencia introducido por el modulador analgico. El diezmador o[Tece las
muestras de salida a una velocidad menor de l a disponible a la salida dei compara-
dor, pero con mayor resolucin.



Roloj


n b1ts
!==Solida
digital




Figura 6.8 Estructura bsica de un CAD sigma-delta.



Si la entrada es, por ejemplo, posit i va, la salida del integrador ser tambn po-
sitiva y el comparador generar una serie de l que el CDA convierte en una se-
fiai que se resta a la ent rada hasta el momento en q ue el integrador da una salida
nula; entonces el comparador da una serie de a su sal ida. Cuan to mayor (ms
positiva) sea la entrada, ms larga ser la serie de 1 comparada con la de ((0.
Cua nto menor sea la entrada (ms negativa), ms larga ser la serie de res-
pecto a la de l. Si la entrada es nula, aa salida dei comparador se producen
tantos 1 como >>.
Una ventaja de este mtodo es que es inherentemente lineal, porque se em-
plea slo 1 bit en Ja cuantificacin. Adems, no hace falta S&H previa, n ningn
componente externo, y el filtro antiaJiasing puede ser muy simple por lo alta que
es la fTecuencia de muestreo con respecto a l a frecuencia de la seal de entrada.
Su principal inconveniente es que su tiempo de conversin va de decenas a cen-
tenas de milisegundos. Se utilizao en aplicaciones de baja frecuencia (10 Hz a
100kHz), en particular audio y voz.con resoluciones de 16 a 21 bits.
de la sefial de entrada. En esta fase se cortoci rcu ita la en trada a masa y se integrao


l 17 v,






274 Conversin rmalgiccdigital y digila/lanalgica

6.3.5 Convertidores de rampa: simple, doble, triple

Un mtodo de conversin total mente distinto a los anteriores consiste en con-
vertir primero la tensin de entrada en otra magnitud, y despus convertir esta
magnitud en una salida digital. En los denominados convertidores de rampa, Ia
magnitud i ntermed i a es el intervalo de tiempo de carga o descarga de un conden-
sador.
En el caso de rampa simple, se integra la tensin de referencia hasta que la sa-
Iida del integrador iguala a la tensin de entrada. El tiempo que se t arda en llegar
a esta situacin depende de la magnitud de la tensin de entrada, y se mide con un
reloj y un cont ador internos. La precisin depende de la frecuencia del reloj, de la
estabilidad de la t ensin de referencia y de la capacidad dei condensador de in te-
gracin. Este proceso de integracin hacia innecesario un amplificador S&H antes
delCAD.
En los convertidores de doble ra mpa (figura 6.9a), se integra la senal de en-
trada vs, consta nt e, en un condensador durante un tiempo prefijado T, y luego se
descarga el condensador hasta cero. empleando una corrienle conoci da determi-
nada por la tensin de referencia, V,. En la fase de integracin, la tensin en el
condensador al canza un valor


Vc=- - v, dt = --T
r o r


(6.9a)

donde r = RC es la constante de tiempo del integrador. La descarga hasta O V, em-
picando Ia teosin de referencia- V,para est abl ecer la comente de descarga, dura
un tiempo l tal que


(6.9b)


De estas ccuaciones se obtiene


v,
t = T --
V,



(6.10)

Resulta, pues, que el tiempo que dura la descarga es proporcional a la ampli-
tud de la en trada (figura 6.9b). Dado que el reloj con que se midcn los tiempos y
el condensador de iotegracin son los mismos en la fase de carga y en la de des-
carga, su exactitud no influye en Ja precisin de l a cooversi n, siempre y cuando
permaoczcan esta bles dura nte el tiempo de conversin. La exactitud dei converti-
dor depende slo de la tensin de referencia y de los errores de cero i nternos.
Este mtodo de conv'ersin es inherentemente lineal.
La repercusin de los errares de cero (int egrador, compa rador), se reduce io-
troduciendo u na fase de a utocero ai inicio de la conversin, previa a la int egracin







Convertidores AJO 275

c
-vc





.__...J-.. Salido
t- - ---v'
digi!ol


(o)
(b l

Figura 6.9 Convertidor A/D de doble rampa. (a) Esquema de bloques simplificado. (b) Tiem-
pos de descarga en funcin de la amplitud de la
entrada.


los errores presen tes, q ue luego se descueotan d ura n te e!ciclo de med ida nor-
maL Esta compensacin se hace de forma analgica o digital.
Un i ncon venien te de este mtodo de conversin es su Jentitud, q ue aumenta
al hacerlo la resolucin deseada, por cuanto la mxima f recuenci a del reloj viene
limitada. Una solucin para mejorar la vel ocidad es el denominado mtodo de
la triple rampa. Consiste en emplea r dos fuentes de corriente dist in tas durante la
fase de descarga. Primero se d rena una corri ente elevada, obtenindose los bits de
mayor peso, y luego se d rena una corriente menor, ponderndose adecuadamente
las cuentas obtenidas en cada fase de descarga.


6.3.6 Convertidores tensin-frecuencia

La frecuencia de una sefial es una magnitud apropiacla en la conversin A/D
pues basta un contador para obtener w1a salida digital. Los con vertidores ten-
sin/frecuencia (V!j) cabe considerados como la primera etapa del proceso.
En la f igura 6.10 se presenta el esq uema simplificado de un tipo de convertidor
V/f basado en el princi pio denominado de eq uilbrio de carga (anlogo al modula-
dor de los con vertidores sigma-delta). Consisten en u n i ntegrador al que se aplica


R C
Salido
-Vcc
Figura 6.10 Esquema simplificado de un convertidor tensin-frecuencia basado en el princi-
de la sefial de entrada. En esta fase se cortoci rcu ita la en trada a masa y se integrao


pio del equilibrio de carga.

c






276 Conversin analgica/digira/ y digital/analgica

o bien la sefal de entrada o bien una corriente de referencia, conocida con exacti-
t ud. Si la tensin de en trada es constante, la salida de!integrador es una rampa
que, eo cuaoto al canza un nvel de tensin prefijado en un comparador, dispara un
monoestable q ue da un impu lso de amplitud y duracin fijos, que se lleva a la sa-
lida, normalmen te a travs de un transistor en colector abierto; a la vez, el disparo
dei monoestable inicia la descarga dei condensador de integracin mediante una
corriente de valor fijo durante e! tiempo que dure el impulso. La frecuencia de los
impulsos de salida depender de lo que tarde la entrada en compensar l a carga ex-
trada cada vez por la fuente de corrien te, es decir, de la amptud de la tensin de
entrada.
De forma analtica, dura n te el tiempo de integracin de la entrada la fuente de
corriente se conecta a la salid a deJ AO. de modo que no afecta a la carga del con-
densador. Si v., es positiva, V11 ser negativa y, cuando alcance el va1or umbral V"'
disparar el monoestable prod uciend o un impulso de duracin Td. Du ran te este
tiempo el condensador se descargar parcialmente y v,, aumenta r en

dV 1,- vjR
.1V= Td-- = Tr ----
dt

(6.11)

Despus del tiempo Td , el condensador se carga otra vez, y v
0
se hace negativa. El
tiempo T., necesario pa ra alcaozar de nuevo el umbral del comparador, ser el que
se tarde en recuperar la carga perdida en la fase anterior, es deci r,

.1V

T = --=

..V ( l,R )

--=T
1
- --
1


(6.12a)

' dV/dt v/RC ' Vs

La frecuencia de los i mpulsos de salida ser, pues,



(6.12b)


Esta f recuencia es independiente dei valor dei condensador de integracin,
pero depende no slo de la corriente de referencia sino tambin de la duracin de
los impulsos de!monoestable.


6.3.7 Otros convertidores A/D

Los sensores de medida de desplazamientos lineales y angulares que estn ba-
sados en transformadores variables, ofrecen a su salida seiiales senoidales cuya a
mptud y fase tiene la informacin sobre el desplazamiento o posicin medidos.
La con versin a d igital de dichas senales no se realiza obteniendo primero una
tensin continua a partir de la ampli tud y fase de las seales al ternas, sino que se
em plea n convertidores especiaJ es que aceptan directamen te seiiales alternas, en
distintos formatos (sincro, resolver). Estos convertidores sincro-digital (S/D) y re-


Vs f

-


1+T
sen w


V s

t dt = --2 s

2wt0 + wT

en se

wT

n -

T ' wT 2 2







Rechazo de/ modo serie o del modo normal 277

solver-digital (R!D) suelen ser de tipo servo (tracking) porque as se minimiza el
retardo entre salida y entrada, que es muy importante en sistemas realimentados.
El principio de funcionamiento de estos convertidores est expuesto en [5} y sues-
tudio detallado puede encontrarse en [6].


6.4 RECHAZO DEL MODO SERIE O DEL MODO NORMAL
(SMRR, NMRR)

Todos los convertidores que integran la sefial de entrada (los de doble rampa y
equilbrio de carga. por ejemplo). gozan de la propiedad de rechazar las interfe-
rencias que aparezcan superpuestas a dicha sefial. Esta capacidad de rechazo se
cuantifica mediante la denominada Rel acin de Rechazo del Modo Serie o dei
Modo Normal (SMRR, NMRR). Viene dada por el cociente entre la respuesta a
la seial de inters, aqu normalmente una tensin continua, y la respuesta a las in-
terferencias. Suele expresarse en decibelios.
Si consideramos, por ejemplo, una entrada senoidal, vs(c) = V,sen wt,el valor
medio ai integraria durante un tiempo T es


v" == - (6.13a)


En el caso ms desfavorable, es decir, para tener v
0
mxima, t
0
debe elegirse de
forma que se cumpla




Esto sucede cuando

2wt
0
+ wT
sen == 1
2


n wT
OJto = --- --
2 2

(6.13b)




(6.13c)

El valor medio de la integral de vs(t) es entonces



Dado que para una tensin continua V,(f= 0), tendremos v,= V,., resulta

njT

SMRR = 20 log -- -
sen 7ifT



(6.14)





(6.15)

En la figura 6.11 se presenta la forma de esra relacin en funcin de! valor de
fT. Puede observarse que cuando [T = entero, la SMRR es infinita. Si se desea







278 Conversin analgica/digital y digitalla1Zalgica

S/o4RRid8l
70
60
50

LO
30
20

lO
o
OJ 2 3 ' 567 10 1T

Figura 6.11 Valor de la relacin de rechazo deI modo serie (SMRR) en convertidores integra-
dores en funcin de la frecuencia de las interferencias y del tiempo de integracin del conver-
tidor.

rechazar las intcrferencias de red (50 o 60Hz y sus armnicas), basta elegir un pe-
rodo de ntegracn que sea de 20 ms (o 16,6 ms), o un mltiplo. En cualquier
caso. la atenuacin mnima de las nterfercncias de alta frecuenca crcce a razn
de 20 dB/dcada. El precio a pagar por este rechazo de las interferencias es la Jen-
titud en la con vcrsi n debida a tener que integrar durante un tiempo T. Debido a
su alto SMRR, l os CAD integradores son los preferidos en multmetros digitales
de laboratorio.


6.5 CONVERTIDORES Y MEDIDAS POR RELACIN

Los CAD pueden considerarse como divisores analgicos con salida digital,
por cuanto sta no es sino la relacin entre la tensin de entrada y UIJ.a tensin de
referencia. Por ello. en todos los CAD cualquier posible inestabilidad en la ten-
sin de rcferencia produce una inexactitud en la salida. Pero resulta que, a la vez,
los scnsores moduladores que se disponcn cn un divisor de tensin o en un puente
de medida (potcncimetros, galgas cxtensomtricas, RTD, termistores, etc.) dan
una salida que cs una fraccin de la tensin de alimentacin: la estabilidad de esta
tensin de alimentacin repercutir, por lo tanto, en la exactitud de la salida.
Cabe pensar, pues, en emplear la misma tensin para la alimentacin de!sensor y
como tensin de referencia del CAD, de modo que en vez de acumular las i nesta-
bilidades, stas se compensen.




Yrtf
v,
Solido
digotol



Figura 6.12 Sistema de medidas por relacin donde se emplea una tensin de referenda
nica para el CAD y para alimentar un puente con un sensor.







Comrol de la conversin 279

En la figura 6.12 se muestra la disposicin de un sistema de este t ipo en el caso
de u n sensor montado en un puen te. La tensin de referencia, comn a todo cl sis-
tema, pucdc ser externa, o ser la propia del CAD si es accesible y puede alimentar
una carga como la que presenta el puente. No se han indicado las lfneas de ali-
mentacin de los componentes acti vos. La salida, para x 1, puede cxpresarse
como

V
0
CVrx14 Gx
D =-= =-
V, V, 4


(6.16)

y resulta ser efectivamcn te independien te de V,.


6.6 CONTROL DE LA CONVERSIN

La convcrsin AID y DIA se controla habitualmente desde sistemas basados
en J.l.P. Este control implica, cuando menos, determinar el inicio de la convcrsin y
o bien adquirir su resultado una vez ha acabado (caso de la convcrsin A/D), o
bien aplicar la en t rada digital a convcrtir (caso de la conversin D/A). Las alter-
nativas disponibles para el control dependeo de cmo est conectado el converti-
dor al pP.


6.6.1 Conexin del convertidor

La interfaz de cualquier d ispositivo perifrico con un pP puede realizarse de
va rias formas distintas: a travs de una entrada/salida general (EIS), con mapeado
cn memoria, con mapeado EIS (110) (o en ac umulador), o con acccso directo a
memoria (DMA).
La primera forma, q ue es la ms simple, consiste en emplear puertos EIS (Pe-
riphcral lntcrface Adapters, PIA, Programmable Peri pheral In terfaces, PPI, Para-
llel Jnput/Output Cont rollers, PIO, etc.). Estos dispositivos tienen va rias lneas
que se pueden programar como entradas o salidas, en bloques o una a una, e i n-
cluso gencran seales de interrupcin pa ra el pP, o seal es de protocolo (hand-
shaking) para otros perifricos. En l a figura 6.13a se muestra cmo conectar u n
CAD de 8 bi ts y un COA de 12 bits a un 825SA, que es un PP1 con 24 lneas pro-
gramables individualmente en dos grupos de 12; en su modo de funcionamiento O
(el indicado), cada grupo de 4 bits, dentro de un gru po de 12, se puede programar
como entradas o como salidas.
La segunda forma de interfaz consiste en conectar el perifrico, cn este caso el
con vertidor, directamcnte ai bus de datos del pP. De esta mancra el dispositivo es
para el pP como una direccin de mcmoria ms (o como varias direcciones, por
ejemplo si se trata de un CAD que acepta varias se'iales analgicas de entrada
porque incluyc un multiplexor analgico). En este caso, el convert idor responde a
mandatos (comma nds) de la CPU que se emplea n pa ra leer (entrada) o escribir
(salida) en memoria. Este mtodo de interfaz se cmplea en aplicaciones donde es

I
b
.
,:::
O
0
<
2
)
E






280 Conversin analgica/digital y digital/analgica





COA




Salido

v
INT

l/OWR
l/ORO

cs
"cc IO









o;:
ao..

Oz
:li-

analgico







Enlrada
o nolgica



En!rado
anolgico
R CLK

L..,: WR oao
-CU< IN
-< IN T AOCOOOl.
1/INIl ADC0802,
VINI-l A0C0803.
A GND ADCOB04

OGNO 007
T
r.s our Voe
85

' DM8l31
Comporodor
do bus


01
s .

03
ol,do

0 4 digilal
05

07


AD15
A014
A013
A012
A011 PB

T BO
I
v
lo) lb)
A010

Figura 6.13 Dos formas de conexin de un CAD o CDA a un 11P. {a) A travs de un perifrico
E/S. {b) Directamente. con mapeado E/S.



primordial obtener al ta velocidad, pues algunas instrucciones de lectura o escri-
tura en memoria ocupao menos tiempo que las ordinarias de entrada o salida. Sin
embarg, el convertidor debe responder por lo menos tan rpido corno una me-
moria y, por lo tanto, debe ser compatible c.on la temporizacin del bus dei JlP.
Adems, tanto el direccionamiento como el control y la entrada o salida de datos
exigirn el .empleo de circuitos adicionales para decodificacin, temporizacin,
(ormateado (por ejemplo en convertidores de ms de 8 bits empleados con ,uP de
8 bits), etc.Esta solucin es, pues, ms compleja. aunque suele ser la habitual.
Un problema adicional de! mapeado de perifricos en memoria es que se ocu-
pan posiciones de memoria que evidentemente dejan de estar disponibles. Una
solucin a este problema Ia ofrecen aquellos JlP que tienen parte de su espacio de
direcciones de memoria reservado para entradas y salidas, de m'odo que se habla
de mapeado EIS o EIS aisl adas. Con este mtodo, el convertidor responde a los
manda tos de la CPU que estn reservados para entrada o saJida (por ejemplo, IN
y OUT en el 8088 y el Z80). En estas instrucciones interviene el acumulador, de
a h que se hable tambin de E/S por acumulador, y e!resultado es que se pierde
velocidad.
En La figura 6.13b se muestra cmo conectar un CAD de la serie ADC080X
con el JlP 8080A-2, y el control ador 8228, mediante mapeado E/S. Estas CAD
pueden conectarse directamente aJ bus de control de!8080A y su salida tiene ce-
rrojos y capacidad para ser conectada directamente a1 bus de datas, de manera
que oo requiere una PPI o similar. La direccin dei CAD es la EO (hex), y la deco-
dificacin se hace con el DM8131 que es un comparador de 2 palabras binarias de
6 bits; para direccionar el CAD se emplea su entrada de seleccin (CS, Chip Se-







Concrol de la conversin 281

lect). (Si slo hubiera un mximo de ocho dispositivos mapeados E/S, se podra
emplear cada una de las ocho lneas dei bus de direcciones, para seleccin del dis-
positivo, CS.) La sefal de escritura E/S (E/S WR) se emplea para iniciar la con-
versin, mientras que la de lectura EIS (E/S RD) es la que pone el resultado en el
bus. Para emplear mapeado en memoria, se podra emplear el mtodo convencio-
nal para decodificacin de la direccin, y las lneas MEMW y MEMR para iniciar
la conversin y entrar el resultado, respectivamente.
Si la velocidad de entrada o salida de datas debe ser alta, los mtodos anterio-
res pueden resultar demasiado lentos. La entrada de una serie de datas en un f..l.P,
por ejemplo, requiere los siguientes procesos, con el nmero de ciclos de reloj in-
dicados para el caso del 8088:

- Leer un dato (byte) en e!acumulador (8).
- Copiarlo en una direccin de memoria (10).
- Incrementar la direccin, que ser la dei siguiente dato (2).
- Verificar si se han ledo todos los datas que se deseaba, por ejemplo para
Uenar toda la memoria (17).

El proceso de salida de datoses similar. El proceso de lectura lleva 37 ciclos de
reloj cada vez, por lo que con un reloj de 4,77 tvlHz, caso del IBM PC, se tardan
78 J.LS. Esto significa que si los datas Jlegan a alta velocidad, el J.LP no tiene tiempo
suficiente entre dato y dato para atender la peticin de interrupcin que genera
cada uno. Adems, el ,uP queda ocupado al J 00% durante el proceso. y si atiende
alguna interrupcin durante ste, pierde datas de entrada.
El proceso de acceso directo a memoria, DMA (Direct Memory Access) per-
mite que e!J.LP siga atendiendo su programa, hasta cierto punto, a la vez que ace-
lera la transmisin de datas desde una entrada o salida hacia memoria, o vice-
versa. Durante DMA se inhibe Ia CPU para permitir la transferencia directa
desde un elemento externo a la memoria del sistema. y un dispositivo de interfaz
(controlador de DMA) es el encargado de gestionar los buses de direcciones, da-
tos y contrai.
El proceso de DMA necesita un programa inicial breve que carga varios regis-
tros con valores predeterminados, en particular los correspondientes a la posicin
de memoria a partir de donde se deben guardar los datas, y al volumen de datas
que sern transferidos. La instruccin final de este programa autoriza al disposi-
tivo externo el uso de DMA. Para ello, cada vez que hay un dato se manda una se-
fiai de DMA a la CPU, que la atiende (en general al acabar la instruccin actual,
como en 'las interrupciones) y pone los activadores de los buses en estado de alta
impedancia.
El controlador de DMA incluye un contador que es decrementado a cada byte
transferido; cuando !lega a cera se emite una sefial de interrupcin, de manera que
se puede manejar un bloque de datos como convenga. Hay dos formas principales
de transferencia de datas: byte a byte y a salvas. En el primer caso la CPU es inhi-
bida cada vez slo durante un ciclo de almacenamiento. Cuando funciona a salvas,
una vez ha empezado el proceso de DMA no se interrumpe hasta que se han
transferido todos los datas; esto presupone normalmente que stos se haban al-







282 Conversin analgica/digital y digitaflanalgica

macenado previamente de manera que, cuando empieza la transferencia, estn to-
dos disponibles.
En el caso de CAD con salida serie, la conexin con el JlP admite mltiples so-
luciones. Hay que tener en cuenta que cuando el convertidor y el J.lP no son cont-
guos, el coste de cable requerido para la transmisin en paralelo resulta excesivo.
En aquellos J.lP que tienen una entrada serie, por ejemplo la SID en el 8085A, sta
ofrece una solucin directa para la interfaz serie. En otros casos se puede emplear
una de las lneas E/S de u n puerto E/S, pero inevitablemente el proceso es lento.
Otra solucin es poner uno o varias registros de desplazamiento a n tes dei J.lP, y
entrar en ste la salida (paralelo) de dicbos registros.


6.6.2 Control y modos de funcionamiento

En general , el contrai E/S en un J.lP se puede realizar por programa, por inte-
rrupciones o por hardware (caso de DMA). El contrai por programa puede ser in-
condicionado o condici onado. En este ltimo se realiza e!proceso de acuerdo
mutuo (handshaking), que implica el uso de banderas (flags), e interrogaciones
(polling). Su mayor duracin da lugar a la denominada sobrecarga EIS (I/0 over-
head).
En el caso particular de las conversiones ND o DIA, las opciones para iniciar
la conversin son las siguientes:

1. Desde la CPU, por programa (Strobe de!CAD mediante una orden soft-
ware).
2. Desde un temporizador, cuando se desea la conversin a intervalos regula-
res.
3. En respuesta a una orden externa controlada (gated externai slrobe): el
CAD ejecuta una conversin cuando la CPU le permite que responda a
una seal de solicitud externa.
4. Orden externa incontrolada: el CAD ejecuta una conversin siempre que
hay una sefial de solicitud externa. Este modo de funcionamiento permite
sincronizar varias convertidores

El procedimiento de conversin A/D se puede dividir en las siguientes fases:

l. Escribir en la direccin de memoria que corresponda la palabra (byte) de
conversin, cada uno de cuyos bits tiene un significado concreto.
Por ejemplo, en un sistema A/D que incluya un AGP con cuatro valores de ga-
oancia posibles y acho canales de entrada: el bit 7, si es 1 autoriza el modo auto-
mtico de incremento de canal y si es O lo desautoriza; el bit 6, si es 1 se dar una
interrupcin a la CPU cuando se acabe la conversin y si es O no se dar; el bit 5,
si es 1 se dar una in terrupcin a la CPU cuando se tenga un overrun (inicio de
conversin antes de que se hayan ledo los datas de la previa) y si es O se inhibe di-
cba funcin; el bit 4, si es 1 se autorizao las interrupciones desde el temporizador
que se indique (mediante conexin fsica) y si es O no se autorizao; el bit 3, si es 1







Contrai de la conversin 283

se autorizao las interrupciones de la CPU debidas a las interrupciones combinadas
de los puertos EIS y si es O no se au torizao; el bit 2, si es 1se autorizao las conver-
siones bajo con trai de una seal exteroa y si es O no se autorizao; el bit 1, bit alto
de seleccin de ganancia; bit O, bit bajo de sel eccin de ganancia.
2. Especificar e!canal de entrada a convertir, a base de escribir su nmero de
orden en la dircccin de memoria asignada para esta funcin (es dccir, donde la
CPU busca elnmero de canal).Si slo hay un canal, basta con escribir su nmero
una vez.
3. Iniciar la conversin (por software, por sefial externa, desde un temporiza-
dor).
4. Informar ai programa que se est haciendo una conversin (por cjemplo,
dando un valor predeterminado a un bit en una direccin de memoria predefi nida
donde est el bytc de estado, o enviando una sefial de interrupcin una vez se
acabe la conversin).
5. Leer los datos obtenidos, procediendo en el orden de bits que se ha prees-
tablecido.

La conversin A/D se realiza en dos pasos: primero se indica ai subsistema de
entrada (amplificador, multiplexor, amplificador S&H) qu canal se va a conver-
tir, se muestrea y se retieoe la muestra eo cl S&H; el segundo consiste cn la con-
versin A/D propiamente dicha. Seg6n la organizacin de estas pasos, cabe hablar
de distintos modos de funcionamiento:

1. AIacabar el primer paso se inicia el segundo.
2. Cuando se acaba el segundo paso se reinicia el primero (es lo ms rpido).
3. Operacin solapada; se ejecutao los dos pasos ai mismo tiempo: mientras
se convierte un canal (paso 2) muestl'ea el siguiente (paso 1).

Para facilitar el control, se puede disciar un sistema de i ncremento automtico
de manera que despus de convenir un canal quedao dispuestos para convertir el
siguientc. De este modo basta indkarles una vez por qu canal deben empeza r, y
la conversin va siguiendo su curso. Cuando hay varias canales y se desea poder
limitar el nmero de los utilizados, se puede disponer un microinterruptor mec-
nico para selccciona r dicho nmero.


6.6.3 Diseio de un programa de adquisicin de sei'ales

En los sistemas de medida no basta con adquiri r las seiiales externas. Normal-
mente hay funciones adicionales para el ordenador como son: procesamiento (fil-
trado, promcdado): anlsis: cursores para buscar puntos, medida de amplitudes,
medida de tiempos; y presentacin de sefiales y resultados. Estas funciones se sue-
len realizar mediante un software de medio o alto nvel. Las tareas particulares a
realizar en cada caso son las de la tabla 6.4.
Para diseiiar cl programa correspondicnte. hay que considerar una scrie de as-
pectos gcnerales, vlidos para cualquier tipo de programa:







284 Conversin analgica/digital y digitaUanalgica

Tabla 6.4 Tareas a realizar en la adquisicin y distribucin de seiiales.
AOQUISICIN
Conversin NO
1.1 Determinar el camino a seguir por la senal
1.2 Control de la conversin: temporizacin, interrupciones
1.3 Ejecucin de la conversin
2 Almacenamiento
2.1 Preparacin de los datos
2.2 Escritura en memoria
PROCESAMIENTO
Recuperacin
1.1 Lectura de memoria
1.2 Restauracin de datos
2 Seleccin y ejecucin dei procesamiento
3 Almacenamiento
3.1 Preparacin de los datos
2.2 Escritura en memoria
PRESENTACIN DE SENALES Y RESULTADOS
Recuperacin
1.1 Lectura de memoria
1.2 Restauracin de datos
2 Procesamiento de salida (interpolacin)
3 Escritura en elemento final (pantalla,impresora)



1. Determinar las interfaces con el usuario. Puede ser, por ejemplo, un te-
clado o un ratn para la entrada, y una impresora o un tubo de rayos catdicos
pa ra la sal ida.
2. Decidir cmo represen tar los datos (<tipo de datos): enteros, rea tes, en
coma flotante, ...
3. Decidir los mtodos a emplear para el procesa miento de los datos. Tipos y
orden de los fi l tros, algoritmos de promediado.
4. Organizar el programa. Es recomendable un disefi.o modular con los si-
guientes bloques o mdulos: adq uisicin, procesa miento, anl isis, presentacin.
En cada md ulo:subd i vidir cada problema en probl emas ms si m ples, decidir qu
debe transferi r cada mdulo ai siguiente, e incorporar protecciones para los casos
en que los parmetros de ent rada a un mdulo no sean correctos (en parti cular
para los mdulos que interaccionan directamente con el usua rio).

Una vez disefiado el programa, los pasos siguientes son babituales en pro-
gramacin: escribir el programa, ejecutarlo, verificar q ue hace lo que debe, de-
puraria, mantenerlo y modificaria (por ejemplo, para ada ptarlo a otra mq uina).
Es de gran importancia el documentaria de ma nera que pueda ser a nalizado
y mod ificado fcilmente por personas q ue no bayan participado en su diseo
inicial.