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Professor: Valmir Jos Moreti 1

Instituto Federal de Educao, Cincia e Tecnologia de Alagoas
Direo Geral Campus Macei
Departamento Acadmico de Tecnologia Industrial
Coordenao do Curso de Eletrnica



Lista de Exerccios - MUX / DEMUX e GERADOR / CHECK DE PARIDADE



1) Utilizando cinco blocos de Multiplexadores de oito canais, esquematize um sistema
Multiplexador de 32 canais.

2) Esquematize em blocos um Multiplexador de 4 canais (4x1), utilizando Multiplexadores
de 2 canais (2x1).

3) Esquematize em blocos um Demultiplexador de 4 canais (1x4), utilizando
Demultiplexadores de 2 canais (1x2).

4) Esquematize em blocos um Multiplexador de 8 canais (8x1), utilizando Multiplexadores
de 4 canais (4x1).

5) Esquematize em blocos um Demultiplexador de 8 canais (1x8), utilizando
Demultiplexadores de 4 canais (1x4).

6) Esquematize em blocos um Multiplexador de 8 canais (8x1), utilizando Multiplexadores
de 2 canais (2x1).

7) Esquematize em blocos um Demultiplexador de 8 canais (1x8), utilizando
Demultiplexadores de 2 canais (1x2).

8) A figura abaixo apresenta os sinais de seleo (A) e de informaes de entrada (I
0
e I
1
)
de um Multiplexador de dois canais. Esboce o sinal multiplexado (S).


A
I0
I1
S



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9) Utilizando o bloco de um Multiplexador, elabore um sistema que execute a Tabela da
Verdade abaixo.













10) Esquematize o bloco de um Multiplexador para executar a seguinte expresso:

S = A B C

11) Desenhe o Circuito de um Demultiplexador de dezesseis canais.

12) A partir de dois blocos Demultiplexadores de 16 canais (1x16) e um de dois canais,
forme um sistema Demultiplexador de trinta e dois canais.

13) A figura abaixo apresenta os sinais de seleo e de entrada multiplexada de um
Demultiplexador de dois canais. Esboce os sinais de Informao.

A
E
I0
I1



14) Utilizando o bloco de um Demultiplexador, elabore um Decodificador 4 para 16, onde
apenas uma sada ativada para cada combinao de entrada.

15) Utilizando blocos Multiplexadores, convencione um decodificador que transforme do
sistema binrio comum para o cdigo Gray.

16) Determine os grficos de sada (I
0
, I
1
, I
2
e I
3
) para o sistema esquematizado na figura
a seguir, sabendo-se que o nvel 1 corresponde a 5V e que a freqncia de clock 2kHz.

A B C S
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 0
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1
DEMUX
I0
I1
I2
I3
0 a 3 CK

I0
I1
I2
I3



17) Construa um circuito lgico Gerador de Paridade mpar de quatro Bits.

18) Construa um circuito lgico Check de Paridade Par de quatro Bits.

19) Construa um circuito lgico Gerador de Paridade Par / mpar de quatro Bits.

20) Construa um circuito lgico Check de Paridade Par / mpar de quatro Bits.

21) Esquematize um circuito lgico Gerador / Check de Paridade Par de trs bits.