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Universidade Federal do ABC

Aula 08: Aspectos Bsicos do Flip-Flop
Eletrnica Digital
TOCCI, Sistemas Digitais, Sec. 5.1-5.10

http://sites.google.com/site/eletdigi/
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Circuitos Sequenciais
Combinatrio: num dado instante, as sadas dependem
somente das entradas naquele instante.
Circuitos Digitais
Sequencial: possui uma realimentao da sada para a
entrada (estado interno) A sada depende da entrada
e do estado interno.
Circuito
Combinatrio
Entrada Sada
Circuito
Combinatrio
Estado interno
Entrada
Sada
Circuito Sequencial
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Circuitos Biestveis
Tambm chamado de circuito biestvel por possuir dois
estados estveis 0 e 1.

Elementos bsicos de contadores e registradores.

Tem a funo de armazenar nveis lgicos temporariamente,
funcionando como uma memria.
Representao bsica do Flip - Flop

Flip-Flop

Q
Q
Ent.1
Ent.2
Controle
Latch Esttico: armazena 1 bit; no tem entrada
[TAUB, Fig. 4.1-1]
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Flip Flop / Latch
(1)
RS com portas NOR
Bsico ou Assncrono - Depende somente dos atrasos
Ent. Atuais Sa. Atuais Sa. Futuras Comentrios
R(t) S(t) Q(t) Q(t) Q
(t+dt)
Q
(t+dt)

0 0 0 1 0 1 No Muda
0 0 1 0 1 0
0 1 0 1 1 0 Q
final
= 1
0 1 1 0 1 0
1 0 0 1 0 1 Q
final
= 0
1 0 1 0 0 1
1 1 0 1 0 0 Proibido
1 1 1 0 0 0
Q(t+dt) = [ R(t) + Q(t) ]
Q(t+dt) = [ S(t) + Q(t) ]
Reset (R)
Set (S)
Q
Q
(1) http://en.wikipedia.org/wiki/Latch_(electronics)
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Flip Flop / Latch RS
Smbolo lgico e tabela da verdade simplificada
Reset (R)
Set (S)
Q
Q
R Q

S Q
R S Q
f
0 0 Qa
0 1 1
1 0 0
1 1 Erro
As entradas R e S so ativas em nvel 1.

Qa = estado anterior
da sada Q
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Implementao do Latch com portas NAND
R S Q
f
0 0 Erro
0 1 0
1 0 1
1 1 Qa
Reset (R)
Set (S)
As entradas R e S so ativas em nvel 0.
Set (S)
Reset (R)
R
Flip Flop / Latch RS (cont.)
Qf = estado
final da
sada Q
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Os sinais Set e Reset so aplicados nas entradas de
um latch (FF) constitudo por portas NAND. Determine o sinal de
sada, considerando inicialmente Q = 0.
R
Reset
Set
R S Q
f
0 0 Erro
0 1 0
1 0 1
1 1 Qa
Exemplo 1: Flip Flop / Latch RS
Obs.: Normalmente, Flip-Flops comerciais
disponveis em CIs SSI (Small Scale
Integration) ainda so dotados de entradas
adicionais (asynchronous, direct) Set e
(asynchronous, direct) Reset ou Clear.
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Os sinais Set e Reset so aplicados nas entradas de
um latch (FF) constitudo por portas NOR. Determine o sinal de
sada, considerando inicialmente Q = 0.
R Q

S Q
R S Q
f
0 0 Qa
0 1 1
1 0 0
1 1 Erro
Reset
Exemplo 2: Flip Flop / Latch RS
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Na chave mecnica h
trepidao de contato
(contact bounce).
Se a chave sai de 1 para
2, R = 1 e S = 0 Q
out
= 1.

Se o contato desfeito,
R = 1 e S = 1 Q
out
= 1
R
Aplicao: Flip Flop / Latch RS
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Flip Flop / Latch RS Sncrono
Flip-Flop comandado por pulso de clock
Um sinal externo chamado pulso de clock (relgio) determina o
Instante de atualizao das sadas Q e Q.
Se clk = 0, Q e Q permanecem inalterados (S = 1 e R = 1);

Se clk = 1, o latch (FF) funciona normalmente, com entradas
ativas em 1.


R
habilita
(ou strobe)
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R
S
Clk
Q
Q
Clk R S Qf
0 X X Qa
1 0 0 Qa
1 0 1 1
1 1 0 0
1 1 1 Erro
O pulso de clock sincroniza a atualizao das sadas Q e Q.
Flip Flop / Latch RS Sncrono (cont.)
PROBLEMA: este latch transparente durante habilitao (nvel alto do
clock), no podendo ser utilizado para implementar registradores de
deslocamento.
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A transio do pulso de clock sincroniza a atualizao das sadas;
R
Flip Flop RS Sncrono
NGT = Negative-Going Transition. PGT = Positive-Going Transition
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Detector de borda positiva Detector de borda negativa
O durao dos pulsos normalmente de 2 a 5 ns.
Flip Flop RS Sncrono (cont.)
R
R
R
Reset
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Para os sinais S e R da figura, determine o sinal em Q (Q
i
= 0).
Exemplo 3: Flip Flop RS Sncrono
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Exemplo 4: Flip Flop RS Sncrono (Mestre-Escravo)
Esquema alternativo que pode ser usado para resolver o problema de
captura de 1s durante o nvel alto do clock
[TAUB, Fig. 4.8-1]
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Exemplo 5: Flip Flop RS Sncrono (Mestre-Escravo)
Esquema com entradas diretas (assncronas): R
d
e S
d

[TAUB, Fig. 4.8-4]
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Flip Flop JK Sncrono
Variante do Flip - Flop RS;
Neste caso no h condio proibida;
Surge o modo de comutao (toggle mode).




J
K
Clk
Q
Q
(Set)
(Reset)
Clk J K Qf
0/1/ X X Qa
0 0 Qa
0 1 0
1 0 1
1 1 Qa
Obs: FF sensvel a borda de descida, pois as sadas so atualizadas
somente na transio negativa do clock.
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Flip Flop JK Sncrono
Modificao que corrige problema das entradas proibidas do FF RS.
[TAUB, Fig. 4.11-1]
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Dadas as entradas J, K e Clk, determine a sada Q (Q
i
= 1).
Exemplo 6: Flip Flop JK Sncrono
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Esquema de FF JK engatilhado pela borda do clock
Exemplo 7: Flip Flop JK Sncrono
[TAUB, Fig. 4.13-1]
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Flip Flop D com Clock
Equivalente ao FF JK com um inversor entre as duas entradas
Exemplo 8: Dadas as entradas D e Clk, determine a sada Q (Q
i
= 1).
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Flip Flop D com Clock
Esquema alternativo (que no emprega FF JK)
[TAUB, Fig. 4.14-3]
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Aplicao: Flip Flop D com Clock
Transferncia em Paralelo de Dados
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Flip Flop T com Clock
Equivalente ao FF JK com as duas entradas conectadas


T
T
T Clk Qf
0 Qa
1 Qa
Aplicao: Divisor de Freqncia (Determine os sinais de sada)




T
Clk
Q
Q




T
Clk
Q
Q
Clock
5V
Qa
Qb
FQb = FQa / 2
FQb = F
clock
/ 4
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Flip Flop JK com Entradas Assncronas
As entradas Preset (PR) e Clear (CL) atuam diretamente nas sadas
Q e Q, independentemente do pulso de clock.
As entradas PR e CLR no podem ficar ativas simultaneamente
- Neste caso 0 e 0.
PR CLR Clk J K Qf
1 0 X X X 0
0 1 X X X 1
1 1 0 0 Qa
1 1 0 1 0
1 1 1 0 1
1 1 1 1 Qa
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Exemplo 6: Flip Flop JK com Entradas Assncronas
Dadas as entradas, determine o sinal na sada Q (Qi=1)
Observar: Bordas de descida do clock ou eventos em PR e CLR.
Atividade para casa
Resolver os problemas do livro texto. Recomenda-se fazer, pelo
menos, dois exerccios de cada seo.
Aula 1: Cap. 1, Secs. 2.1, 2.2 e 2.4, Sec. 6.2 (comp. de 2)
Aula 2: Sec. 3.3-3.9
Aula 3: Sec. 3.10-3.14
Aula 4: Sec. 4.2-4.6
Aula 5: Sec. 6.1-6.6, Sec. 6.11-6.16
Aula 6: Sec. 2.5, 2.8, 9.1-9.4
Aula 7: Sec. 9.6-9.8
Aula 8: Sec. 5.1-5.10