EJERCICIOS CON CODIGO VHDL

D.Len, B.Quinga, V.Salgado, A.Vizuete

Diseo VLSI, Universidad de las Fuerzas Armadas - ESPE,
Sangolqu, Ecuador
danilo_07_11@hotmail.com
bryangqc@hotmail.com
daniel_toa110@hotmail.com
kathy_sm14@hotmail.com


Abstract Se realizara un anlisis de un ejercicio
de circuitos digitales bsicos. Se los analizar y
programar en el programa llamado Xillinx que
permitir representar de manera fsica y grfica
los sistemas propuestos. Estos sistemas sern
representados mediante tablas de verdad e
implementados en la FPGA SPARTAN 3E.
Finalmente se verifica la tabla de verdad
mediante el uso de leds y swichs
Palabras clave Xilinx, software, VHDL, cdigo,
diseo unificado.

I. INTRODUCCIN

VHDL es un lenguaje con una sintaxis amplia y
flexible que permite el modelado estructural, en
flujo de datos y de comportamiento hardware.
VHDL permite el modelado preciso, en distintos
estilos, del comportamiento de un sistema
digital conocido y el desarrollo de modelos de
simulacin. Uno de los objetivos del lenguaje
VHDL es el modelado. Modelado es el
desarrollo de un modelo para simulacin de un
circuito o sistema previamente implementado
cuyo comportamiento, por tanto, se conoce

Se han creado varios mtodos y herramientas
para la implementacin y creacin de cdigo
VHDL a partir de cualquier otro lenguaje de
programacin ya que es un lenguaje que se cre
para el diseo, modelado y documentacin de
circuitos complejos. Actualmente se le utiliza
para la sntesis de circuitos digitales utilizando
dispositivos lgicos programables. Es as como
los dispositivos lgicos programables y VHDL,
constituyen los elementos fundamentales para
estas nuevas metodologas de diseo.

Los programas de sistemas embebidos se enfrentan
normalmente a tareas de procesamiento en tiempo
real.

II. DESARROLLO
VHDL
VHDL es un lenguaje de descripcin y
modelado diseado para describir la
funcionalidad y la organizacin de sistemas
hardware digitales, placas de circuitos, y
componentes. Fue desarrollado como un
lenguaje para el modelado y simulacin lgica
dirigida por eventos de sistemas digitales, y
actualmente se lo utiliza en para la sntesis
automtica de circuitos.
Uno de los objetivos del lenguaje VHDL es
- El modelado; es el desarrollo de un modelo
para simulacin de un circuito o sistema
previamente implementado.
- El objetivo del modelado es la simulacin.
Otro de los usos de este lenguaje es la sntesis
automtica de circuitos. En el proceso de
sntesis, se parte de una especificacin de
entrada con un determinado nivel de
abstraccin, y se llega a una implementacin
ms detallada, menos abstracta.


Fig. 1. Caractersticas de VHDL

FPGA

Es un dispositivo semiconductor que contiene
bloques de lgica cuya interconexin y
funcionalidad puede ser configurada 'in
situ' mediante un lenguaje de descripcin
especializado.


Figura N 2. SPARTAN 3E




Figura N 3. Caractersticas de SPARTAN 3E
Codigo VHDL
Cada funcin que deseamos, es a nivel superior
definida por una entidad donde se especifica
las entradas y salidas del bloque.:

Los bits del lenguaje se definen dentro de la
entidad y se denomina arquitectura,
Figura N 3. Matlab.
ARQUITECTURAS
La arquitectura define el comportamiento de la
entidad una entidad puede tener varias
arquitecturas asociadas, que describen el
comportamiento de la entidad de diferentes
formas.
Dentro de una arquitectura se pueden instanciar
otras entidades, dando lugar a la jerarqua del
diseo

Figura N 4. Caractersticas de Simulink

Sentencias concurrentes

Se ejecutan a la vez y se pueden poner en
cualquier orden, el simulador detecta los
cambios en los valores de los objetos y
determina cuando tiene que actualizarlos todas
las sentencias dentro de una arquitectura son
concurrentes



Figura N 5. MATLAB.
Clases de objetos en VHDL
Pueden cambiar de valor, el cambio de valor se
produce inmediatamente tras la asignacin. Slo
se pueden declarar en mbitos secuenciales, es
decir, dentro de procesos o subprogramas
Slo son visibles dentro del proceso o
subprograma en el que estn declaradas. No
existen variables globales.

Figura N 6. Simulink HDL coder.

Procedimiento para generar codigo VHDL desde
Xilinx
1) Usamos el programa de Xillinx para
implementar cada uno de los circuitos

2) Se escoge crear nuevo proyecto



3) Se configuraran todas las entradas y
salidas


4) Se procede a programar desde begin



5) Se procede a compilar y ver si esta
correcta la sintaxis


6) Se puede visualizar el esquema RTL


7) Se configuran las entradas y salidas que
se usaran en la FPGA


8) Finalmente se grabar en la FPGA

IV. CONCLUSIONES

Se us la herramienta Simulink de
Matlab para generar el cdigo de
programacin en VHDL.
Para generar cdigo VHDL en Matlab es
necesario instalar libreras de Xilinix de
tal forma que se carguen los dispositivos
FPGA existentes y las funciones que se
requiere utilizar.
Las aplicaciones realizadas en Simulink
de Matlab fueron programadas en una
interfaz grfica.
El programa generado en Simulink de
Matlab genera un algoritmo con ms
lneas de programacin, por ende ocupa
ms memoria que un programa generado
en Xilinix.

V. RECOMENDACIONES

La herramienta Simulink de Matlab es
de fcil entendimiento debido a que su
programacin es grfica y estructurada.
Instalar el software Xilinix antes de abrir
Simulink de MAtlab, debido a que este
carga todas las libreras que lainstalacin
de Xilinix carga todas las libreras
necesarias en Matlab.
Si se desea optimizar la memoria de la
FPGA, es mejor trabajar la aplicacin
desde el software Xilinix directamente.

VI. BIBLIOGRAFA

- Anlisis de circuitos digitales y
diseo con Simulink modelado e
instruccin, Steven T. Karris, CMP
,200, 345 pags
- HDL Coder
Generar Verilog y el cdigo VHDL
para FPGA y ASIC diseos
Disponible en:
http://www.mathworks.com/products/hdl
-coder/
Revisado: [16 04 2014]
- Matlab
Disponible en:
http://www.mathworks.com/product
s/matlab/
Revisado: [16 04 2014]
- Filter Desing HDL coder
Disponible en:
http://www.mathworks.com/product
s/filterhdl/
Revisado: [16 04 2014]
VII. BIOGRAFAS
Kathy Valery Salgado Mantilla
naci en Quito, Ecuador, el 28 de
Diciembre de 1992. Su pasatiempo
favorito es dibujar. Realizo sus
estudios primarios en Giordano
Bruno y obtuvo su ttulo de
bachiller en Fsico Matemtico en
la Unidad Educativa San Luis
Gonzaga. Al momento est en cuarto semestre en
Ingeniera Electrnica en Telecomunicaciones, en la
Universidad de las Fuerzas Armadas ESPE.


Bryan Geovanny Quinga Chungandro
naci en Quito, Ecuador, el 08 de
Octubre de 1992. Entre los deportes que
le gusta realizar estn el futbol y
ecuavoley. Realizo sus estudios primarios
en la Unidad Educativa Madre de la
Divina Gracias y posteriormente adquiri
su ttulo de bachiller tcnico en
Electrnica en el Instituto Tecnolgico Superior Centra
Tcnico. En la actualidad est cruzando por cuarto
semestre en Ingeniera Electrnica en Automatizacin y
Control, en la Universidad de las Fuerzas Armadas ESPE.




Oswaldo Alexis Vizuete Rengifo
naci en Quito, Ecuador, el 19 de
Enero de 1992. Sus estudios los
realiz en la Unidad Educativa
Experimental Manuela Caizares
donde culmin la educacin general
bsica y el bachillerato, obteniendo el
ttulo de bachiller en la especializacin
de Fsico Matemtico, promocin 2009.
Len Guerrero Cooper Danilo,
naci en Quito, Ecuador, el 7 de
noviembre de 1992. Se gradu en
el Colegio Nacional El ngel
en la ciudad de El ngel-Carchi,
en la especialidad de Fsico
Matemtico en el 2009, y se encuentra actualmente se
realizando sus estudios superiores en la Escuela
Politcnica del Ejrcito la carrera de ingeniera
Electrnica en Automatizacin y Control cursando el
sexto nivel de dicha carrera