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SISTEMAS DIGITALES II
ELECTRNICA INDUSTRIAL

MEMORIAS SEMICONDUCTORAS
COMPROBACIN BIT DE PARIDAD (PAR E IMPAR)










Edson A. Hurtado Molina
Docente: Vctor Flores Veliz



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INTRODUCCIN
El siguiente informe, est basado en la experiencia de laboratorio, clase e
investigacin personal acerca del tema referido en portada. En este pequeo
informe har referencia de cuatro circuitos implementados en el simulador ISIS7
(Proteus); podremos apreciar que cada una de las simulaciones consta de dos
etapas, una de generacin y otra de verificacin paridad par e impar; de las cuatro
simulaciones realizadas, existen dos de manera prctica operan como se indica
teoricamente(paridad par e impar); y otras dos en las cuales intent simular un
error para comprobar el correcto funcionamiento del sistema implementado.




















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NDICE PGINA

INTRODUCCIN 2
OBJETIVOS 4
GENERADOR Y VERIFICADOR PARIDAD (PAR) 5
GENERADOR Y VERIFICADOR PARIDAD (IMPAR) 7
CONCLUSIN 9



















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OBETIVOS


- Entender y conocer el funcionamiento de un generador y verificador de paridad.
- Implementar un circuito generador y verificador de paridad par.
- Implementar un circuito generador y verificador de paridad impar.




















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GENERADOR Y VERIFICADOR DE PARIDAD (PAR)
Un generador de paridad par trabaja de acuerdo a los bits enviados, agregando
un 1 cuando la suma de los bits sea impar, generando la paridad de los datos; o
agregando un 0 (cero), cuando los 1 de los datos enviados son pares. Por ejemplo
tenemos los siguientes datos (a) 1010, (b) 1110; para estos dos casos, tendr que
generarse un bit para igualar o mantener la paridad, en el caso (a) tenemos una
cantidad de 1 par, por eso nuestro bit generado ser 0. En el caso (b) nuestra
cantidad de 1 es impar, en este caso el sistema agregara 1 para mantener
nuestra paridad. Cabe resaltar que este sistema tiene sus limitaciones en la
deteccin de fallas, al momento de transmitir datos a grandes distancias, estos
son tendentes al ruido, que podemos interpretar como la variacin de datos en el
recorrido antes de llegar a su destino. Por ejemplo si se envan los siguientes
datos 1010, podramos recibir 1111, eso quiere decir que han variado dos bits que
a su vez siguen siendo pares, lo cual nuestro comprobador lo tomar como bueno,
cuando en realidad es un dato errneo.
En la siguiente imagen apreciamos un circuito generador y verificador de paridad
implementado virtualmente.

Compuertas XOR usadas para implementar el generador y verificador de paridad
en un sistema de paridad par.



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Conociendo el funcionamiento de las compuertas XOR podremos apreciar lo
siguiente:


Tendremos 4 bits de datos A, B, C, D, por cada compuerta XOR tenemos dos
entradas; para una sera AB y para la segunda CD, si se considera una sola
compuerta XOR esta opera de tal manera que producira una salida de un 1, si un
nmero impar de sus entradas son 1, y una salida de un 0 si un nmero par de sus
entradas tambin es 1. Esto generara que se cree la paridad automticamente en
el circuito simulado.
En esta imagen apreciaremos lo que se simul como error en el circuito,
agregamos 1 e implementamos una compuerta XOR para provocar error a la
salida del generador de datos.





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GENERADOR Y VERIFICADOR DE PARIDAD (IMPAR)
Al igual que el circuito implementado anteriormente, este realiza la comprobacin
de 1 en cantidad de impares, agregando un 1 cuando los datos detectados
contienen una cantidad de 1 pares o un 0 (cero) si los datos que se generan
contienen una cantidad de 1 impar. Por ejemplo enviamos los siguientes datos (a)
0110, (b) 1110, en el caso (a) el generador de paridad agregara un 1 para generar
la imparidad de los datos resultando 10110, en el caso (b) el generador agregara
un 0 (cero) a los datos manteniendo la imparidad 01110. Al igual que el generador
de paridad par las limitaciones seran las mismas al enviar una cantidad de datos
impares (11100) recibamos (11111) lo cual el sistema detectara como bueno,
teniendo en cuenta que no son los mismos datos originalmente generados.
Aqu podremos apreciar el circuito implementado de un generador y comprobador
de paridad impar. Habr una pequea variacin en este circuito porque
implementamos una compuerta NOT a la salida de nuestro generador de paridad y
a la salida del generador de datos.

En la imagen podemos apreciar que nuestros datos enviados 1100 contienen una
cantidad de 1 par, esto hace que nuestro generador de paridad agregue un 1 a los
datos y se mantenga lo que tericamente hemos estudiado.



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Al igual que en el comprobador de paridad par, hice la implementacin de un
circuito de paridad impar simulando un error al agregar un 1 a la salida del
generador de datos.

En la imagen apreciamos que los datos originales son 1001, nuestro generador de
paridad agrega un 1 para mantener los 1 impares, pero agregamos un 1
simulando error y vemos que el sistema lo detecta.












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CONCLUSIN
El sistema de generacin y verificacin de paridad, en algn momento fue un
sistema muy utilizado, pero por lo investigado y entendido en clase, es un sistema
que en la actualidad se encuentro obsoleto, esto debido a sus limitaciones ya
vistas, aparte que tan solo detectaba errores mas no los reparaba, existen ya otras
formas de detectar y reparar errores, mucho ms eficientes que inclusive indican
que dato es el errado. Resaltamos lo aprendido acerca del funcionamiento de este
sistema, y a la implementacin y comprensin de los circuitos simulados, que
esperamos hacerlos fsicamente.