ontador+DecodificadorBCD Xilinx

Vamos a disear un contador decodificado para

un display 7 segmentos.
Como hemos hecho anteriormente, desde Xilinx ISE
vamos a File/New Project, lo llamaremos
contadorBCD y seleccionaremos modo esquemtico.




Daremos a siguiente y seleccionaremos New
Source, nos aparecer otra ventana donde
seleccionaremos el modo esquemtico y lo
pondremos el mismo nombre que antes.




Una vez abierto el esquemtico insertaremos un
CD4CE, con un BUFG para el reloj y un
BUFGSR para el clear.





Ahora vamos a crear un nuevo smbolo en VHDL,
este va a ser el decodificador 7 segmentos. Para
ello desde el proyecto damos click derecho y
New Source, elegimos VHDL Module y
ponemos el nombre de bcd7seg.




Seleccionamos las entradas, que son 4( de 0 a 3)
y las salidas que son 7(de 0 a 6).




Nos aparecer una nueva fuente con un cdigo
VHDL, en el cual tendremos que introducir el
cdigo para que realice la funcin deseada, en
este caso decodificador BCD 7 segmentos.



























El propio Xilinx nos ofrece plantillas para utilizar en
VHDL, para
ello vamos a Edit/Language Templates.








Dentro del apartado VHDL/ Synthesis
Constructs/ Coding Examples/ Misc
encontramos la plantilla 7-Segment Display Hex
Convers y copiamos su cdigo.







Vamos a la nueva fuente que habamos creado
anteriormente y copiamos el cdigo de la
plantilla entre begin y end Behavioral;









El cdigo que hemos cogido est creado para
Display de nodo comn y el nuestro es de
ctodo comn, consecuentemente vamos a tener
que cambiar los 1 por 0 y viceversa a la
salida.











Una vez hecho esto vamos a aadir nuestro
cdigo VHDL a los smbolos para poderlo utilizar
en nuestro esquemtico, para ello seleccionamos
nuestra fuente VHDL bcd7seg y en Design
Utilities damos a Create Schematic Symbol.
























Ahora nos aparecer el componente bcd7seg
dentro de los smbolos.
Aadiremos el smbolo a nuestro esquemtico y
pondremos las conexiones, los nombres y las
etiquetas necesarias.










A continuacin crearemos el fichero Test Bench
Waveform para la simulacin. Para ello damos
click derecho sobre el proyecto, seleccionamos
New Source y creamos el Test Bench
Waveform con el nombre tb_contadorBCD.





Ponemos 2500 ns para poder ver el ciclo
completo.



Configuramos la posicin de las entradas para la
simulacin.





Vamos a realizar la simulacin con retrasos
reales de tiempo, para ello vamos a Xilix ISE
Simulator y damos doble click en Simulate
Post-Fit Model.






En el apartado Synthetize-XST nos aparece un
aviso, para ver a que se debe vamos a View
Synthesis Report.






Nos aparecer un aviso pero nos damos cuenta
de que nos avisa de circunstancias que ya
habamos tenido en cuenta en el diseo, como
que el pin CEO no tiene ninguna conexin o
que se ha aadido un OBUF al pin TC.

A continuacin crearemos el .ucf desde el cual
asignaremos la posicin real de las entradas y
salidas en los pines del CPLD. Para ello damos
click derecho sobre el proyecto y seleccionamos
New Source , Implementation Constraints
File y lo ponemos el nombre de contabcdufc.