Apostila de Eletrnica Digital II

COLGIO DO INSTITUTO BATISTA AMERICANO CIBA PROF.
ABIMAILTON PRATTI DA SILVA
Colgio do Instituto Batista Americano
Apostila de Eletrnica Digital I I
SOLICITAO
No temos direito autoral reservado para o presente trabalho. Portanto em caso de utilizao de qualquer parte desta apostila, o que solicitamos a divulgao desta como fonte. Eng.o Abimailton Pratti da Silva
MENSAGEM
" O conhecimento a chave que abre as portas para as grandes conquistas." Patrcia Montine
NDICE
1.0 1.1 1.2 1.3 1.4 INTRODUO CIRCUITOS ARITMTICOS MEIO SOMADOR SOMADOR COMPLETO SOMADOR COMPLETO A PARTIR DE MEIO SOMADORES 6 6 6 7 9 9 10 10 11 13 13 14 14 17 17 21 22 23 25 26 27
1.4 .1 MEIO SOMADOR 1.4.2 SOMADOR COMPLETO 1.5 1.6 1.7 MEIO SUBTRATOR SUBTRATOR COMPLETO SUBTRATOR COMPLETO A PARTIR DE MEIO SUBTRATORES
1.7.1 MEIO SUBTRATOR 1.7.2 SUBTRATOR COMPLETO 1.8 2.0 2.1 2.2 2.3 2.4 2.5 2.6 2.7 SOMADOR/SUBTRATOR COMPLETO FLIP-FLOP FLIP-FLOP RS BSICO FLIP-FLOP RS COM ENTRADA DE CLOCK FLIP-FLOP JK FLIP-FLOP JK COM ENTRADAS PRESET E CLEAR FLIP-FLOP JK MESTRE-ESCRAVO FLIP-FLOP JK MESTRE-ESCRAVO COM ENTRADAS PRESET E CLEAR FLIP-FLOP JK TIPO T
2.8 3.0 3.1 3.2 3.3 3.4 4.0 4.1
FLIP-FLOP JK TIPO D REGISTRADORES DE DESLOCAMENTO CONVERSOR SRIE PARALELO CONVERSOR PARALELO - SRIE REGISTRADOR DE DESLOCAMENTO COMO DIVISOR POR 2 REGISTRADOR DE DESLOCAMENTO COMO MULTIPLICADOR POR 2 CONTADORES CONTADORES ASSCRONOS
28 28 29 31 32 33 33 33 34 35 36 37 38 39 40 44 46 48 49 49 50 50 50
4
4.1.1 CONTADOR DE PULSOS 4.2 4.3 4.4 4.5 4.6 4.6.1 CONTADOR DE DCADA CONTADOR SEQNCIAL DE 0 A N CONTADOR ASSNCRONOS DECRECENTES CONTADOR ASSNCRONO CRESCENTES/DECRESCENTE CONTADORES SNCRONOS CONTADOR SNCRONO GERADOR DE CDIGO BINARIO DE 4 BITS
4.6.2 CONTADOR DE DCADA 4.6.3 CONTADOR EM ANEL 4.6.4 4.6.5 4.6.6 4.6.7 5.0 5.1 CONTADOR JOHNSON CONTADOR DE 0 A 59 CONTADOR DE 1 A 12 DIAGRAMA DE BLOCOS DE UM RELGIO DIGITAL FAMLIAS DE CIRCUITOS LGICOS FAMLIA TTL
5.1.1 PARMETROS DA FAMLIA TTL 5.1.2 5.1.3 5.1.4 5.2 FAN-OUT MARGEM DE RUDO ATRASO DE PROPAGAO TIPOS DE CIRCUITOS INTEGRADOS TTL
51 52 52 52 53 53 53 53 53 53 53 54 54 55 55 55 55 55 55 56 56
5.2.1 54/74 STANDARD 5.2.2 54L/74L LOW POWER (BAIXA POTNCIA) 5.2.3 54H/74H HIGH SPEED (ALTA VELOCIDADE) 5.2.4 54S/74S SCHOTTKY 5.2.5 54LS/74LS LOW POWER SCHOTTKY 5.3 5.4 TABELA DE CARGA NORMALIZADA FAMLIA CMOS
5.4.1 PORTA NAND CMOS 5.5 PARMETROS DOS CIS CMOS
5.5.1 CORRENTE DE FUGA DE ENTRADA 5.5.2 TENSO DE SADA 5.5.3 CORRENTES DE SADA 5.5.4 CONSUMO DE POTNCIA 5.5.5 ATRASO DE PROPAGAO 5.5.6 IMUNIDADE AO RUDO 5.6 1.0 COMPARAO ENTRE TTL E CMOS INTRODUO
O campo da Eletrnica Digital basicamente dividido em duas reas: Lgica combinacional e Lgica seqencial. Os circuitos combinacionais, como vimos at aqui, apresentam as sadas, nica e exclusivamente, dependentes das variveis de entrada. Os circuitos seqenciais tem as sadas dependentes das variveis de entrada e/ou der seus estados anteriores que permanecem armazenados, sendo, geralmente, sistemas pulsados, ou seja, operam sob o comando de uma seqncia de pulsos denominada clock. 1.1 CIRCUITOS ARITMTICOS
Dentro do conjunto de circuitos combinacionais aplicados para a finalidade especfica nos sistemas digitais, destacam-se os circuitos aritmticos. So utilizados, principalmente, para construir a ULA (Unidade Lgica e Aritmtica) dos microprocessadores e, ainda, encontrados em circuitos integrados comerciais. 1.2 MEIO SOMADOR
Antes de iniciarmos o assunto, importante recordar, o conceito de soma entre dois nmeros binrios. vai um 0 +0 0 0 1 1 1 11 0 1 1 10
A 0 0 1 1
B 0 1 0 1
S 0 1 1 0
TS 0 0 0 1
Ts
Transporte de sada Ts = Ts = Ts = Ts = 0) 0) 0) 1)
(0 + 0 = 0 (0 + 1 = 1 (1 + 0 = 1 (1 + 1 = 0
As expresses extradas da tabela so: S = A. B + A. B = A B Ts = A.B
O circuito a partir destas expresses visto na figura 1 .
A representao em bloco deste circuito vista na figura 2 .
Esse circuito MEIO SOMADOR tambm conhecido como HALF ADDER, sendo a sada de transporte denominada CARRY OUT, ambos os termos derivados do ingls. 1.3 SOMADOR COMPLETO
O meio somador possibilita efetuar a soma de nmeros binrios com 1 algarismo. Para se fazer a soma de nmeros binrios de mais algarismos, esse circuito torna-se insuficiente, pois no possibilita a introduo do transporte de entrada proveniente da coluna anterior. Veja o exemplo abaixo:
1 1 1 + 0 1 0
1 1 1 1
1 1 0
0 0 0
A coluna 1 tem como resultado um transporte de sada igual a 0. A coluna 2 tem como resultado 0 e um transporte de sada igual a 1. A coluna 3 tem um transporte de entrada igual a 1 (Ts da coluna anterior), possui resultado 1 e transporte de sada igual a 1. A coluna 4 tem transporte
de entrada igual a 1, resultado 0 e transporte de sada 1. A coluna 5 possui apenas um transporte de entrada (Ts da coluna 4) e obviamente, seu resultado ser igual a 1. Para fazermos a soma de 2 nmeros binrios de mais algarismos, basta somarmos coluna a coluna, levando em conta o transporte de entrada que nada mais do que o Ts da coluna anterior. O somador completo um circuito que efetua a soma completa de uma coluna, considerando o transporte de entrada.
A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
TE 0 1 0 1 0 1 0 1
S 0 1 1 0 1 0 0 1
TS 0 0 0 1 0 1 1 1
TE Transporte de entrada
Escrevemos as expresses caractersticas, sem simplificao:
. B TE + A. B TE +ABTE S= A . B TE + A . BTE + A B TE+ A.B TE +ABTE Ts = A
S
A A
B
1 1 1
Ts
A A
B
1 1 1 1
C
S=A
C (caso que no admite simplificao)
Ts = BTE + ATE + AB
O CIRCUITO Somador Completo tambm conhecido como FULL ADDER, sendo a entrada de transporte denominada CARRY IN, ambos os termos derivados do ingls.
Generalizando para um sistema que efetua a soma de 2 nmeros de m bits (m = n + 1), temos : An Bn Sn An-1 ... Bn-1 ... Sn-1 ... A1 A0 B1 B0 S1 S0
Sn+1
1.4
SOMADOR COMPLETO A PARTIR DE MEIO SOMADORES Podemos construir um Somador Completo a partir de dois Meio Somadores.
1.4.1 MEIO SOMADOR S=X Y
Ts = X.Y
9
1.4.2 SOMADOR COMPLETO
S = A B TE . BTE + A B TE+ A.B TE +ABTE Ts = A
Fatorando a expresso de Ts, temos:
. B + A B ) + A.B ( TE +TE) Ts = TE ( A
Ts = TE (A
B )+ A.B
Ligando a sada S do Meio Somador 1 entrada X do outro Meio Somador e entrada Y deste, a varivel TE, temos:
Analisando as sadas Ts1 e Ts2, notamos que so os termos da expresso de Ts de um Somador Completo, logo se fizermos a soma dessas 2 sadas, teremos na sada o Ts de um Somador Completo.
1.5
MEIO SUBTRATOR
Antes de iniciarmos o assunto, importante recordar, o conceito de subtrao entre dois nmeros binrios. a) 0 0 = 0 b) 0 1 = 1 e transporta 1 (empresta 1) c) 1 0 = 1 d) 1 1 = 0
10
A 0 0 1 1
B 0 1 0 1
S 0 1 1 0
TS 0 1 0 0
As expresses caractersticas do circuito, extradas da tabela, so: S=A B .B Ts = A
O circuito a partir destas expresses visto na figura 10 .
A representao em bloco deste circuito vista na figura11 .
Esse circuito MEIO SUBTRATOR tambm conhecido como HALF SUBTRACTOR. 1.6 SUBTRATOR COMPLETO
O meio subtrator possibilita-nos efetuar a subtrao de nmeros binrios com 1 algarismo. Para se fazer a subtrao de nmeros binrios de mais algarismos, esse circuito torna-se insuficiente, pois no possibilita a introduo do transporte de entrada (TE) proveniente da coluna anterior. Veja o exemplo dado:
11
1 0 1
1 0 1 0
0 0 1 1 1 0 1
A coluna 1 tem como resultado de sada 1 e apresenta um transporte de sada igual a 1. A coluna 2 tem e um transporte de entrada igual a 1 (Ts da coluna anterior), um resultado igual a 0 e um Ts = 1. A coluna 3 tem um transporte de entrada igual a 1, possui resultado a 0 e transporte de sada igual a 0. A coluna 4 tem transporte de entrada igual a 0, resultado 1 e transporte de sada 0. Para fazermos a subtrao de nmeros binrios de mais algarismos, basta subtrairmos coluna a coluna, levando em conta o transporte de entrada que nada mais do que o Ts da coluna anterior. O subtrator completo um circuito que efetua a subtrao completa de uma coluna, considerando o transporte de entrada.
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 TE 0 1 0 1 0 1 0 1 S 0 1 1 0 1 0 0 1 TS 0 1 1 1 0 0 0 1
TE Transporte de entrada
Escrevemos as expresses caractersticas, sem simplificao:
. B TE + A . B TE + A. B TE +ABTE S= A . B TE + A Ts = A . B TE + A ..B TE +ABTE
S
A A
B
1 1 1
Ts
A A
B
1 1 1 1
C
S=A
C (caso que no admite simplificao)
.B+ A .TE + BTE Ts = A
12
O circuito Subtrator Completo tambm conhecido como FULL SUBTRACTOR.
Da mesma forma, que o somador completo podemos generalizar um sistema que efetue a subtrao de 2 nmeros de m bits (m = n + 1), temos : An Bn Sn An-1 ... Bn-1 ... Sn-1 ... A1 A0 B1 B0 S1 S0
Sn+1
1.7
SUBTRATOR COMPLETO A PARTIR DE MEIO SUBTRATORES Podemos construir um Subtrator Completo a partir de dois Meio Somadores.
1.7.1 MEIO SUBTRATOR S=X Y
Ts = X .Y
13
1.7.2 SUBTRATOR COMPLETO
S = A B TE . B TE+ A . B TE + A ..BTE+ABTE Ts= A
Fatorando a expresso de Ts, temos:
. B + A.B) + A ..B ( TE +TE) Ts = TE ( A
Ts = TE (A
B )+ A ..B
Ts = TE ( A
B) + A ..B
Ligando a sada S do Meio Subtrator 1 entrada X do outro Meio Meio Subtrator e entrada Y deste, a varivel TE, temos:
Analisando as sadas Ts1 e Ts2, notamos que so os termos da expresso de Ts de um Subtrator Completo, logo se fizermos a juno dessas 2 sadas em uma porta OU, teremos na sada o Ts de um Subtrator Completo.
1.8
SOMADOR/SUBTRATOR COMPLETO
Podemos esquematizar um circuito que efetue as duas operaes. Para isso iremos introduzir uma outra varivel (entrada) que no nvel 0, faz o circuito efetuar uma soma completa, e em nvel 1, faz uma subtrao completa.
14
M 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
S 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1
Ts 0 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1
SOMA COMPLETA (M =0)
SUBTRAO COMPLETA (M =1)
Vamos simplificar as sadas S e Ts, atravs dos diagramas de Karnaugh.
S
M M
B
1 1
A
1 1 1
TE
1 1 1
A
A
TE
TE
. B TE+ ABTE + A . B TE S = A B TE + A Fatorando a expresso, temos:

S= A . ( B TE + B TE ) + A ( B TE +BTE) S= A . (B S= A . (B S=A
TE ) + A (B TE ) + A ( B TE
TE)
TE )
15
TS
M M
B 1 1 1 1 1 TE 1 A 1
TE
1
TE
Do diagrama, obtemos: TS = BTE + M AB + M ATE + M A B + M A TE Fatorando a expresso, temos:
TS = BTE + B (MA + M A) + TE (M A + M A) TS = BTE + B (M A) + TE (M A) TS = BTE + (M A) + (B + TE )
A representao em bloco deste circuito vista na figura 20 .
16
2.0
FLIP-FLOP
Do ingls FLIP significa sacudir, pulo, salto e FLOP significa baquear, fracassar. De forma geral, podemos representar o Flip-Flop como sendo um bloco onde temos 2 sadas: Q e Q , entradas para as variveis e uma entrada de controle (clock). A sada Q ser a principal do bloco. A figura 21 ilustra um FLIP-FLOP genrico.
Este dispositivo possui basicamente dois estados de sada. Para o FLIP-FLOP assumir um destes estados necessrio que haja uma combinao das variveis e do pulso de controle (clock). Aps este pulso, o FLIP-FLOP permanecer neste estado at a chegada de um novo pulso de clock e, ento, de acordo com as variveis de entrada, mudar ou no de estado. Os dois estados possveis so: 1. Q = 0 2. Q = 1 2.1 e Q =1 e Q =0
FLIP-FLOP RS BSICO
Primeiramente, vamos analisar o FLIP-FLOP RS bsico, construdo a partir de porta NE e inversores. Notamos que os elos de realimentao fazem com que as sadas sejam injetadas juntamente com as variveis de entrada, ficando claro, ento que os estados que as sadas iro assumir dependero de ambas. Para analisarmos o comportamento do circuito, vamos construir a tabela da verdade, levando
0 1 2 3 4 5 6 7
S 0 0 1 1 0 0 1 1
R 0 1 0 1 0 1 0 1
QA 1 0 0 0 0 0 0 0
QF
17
em considerao as 2 variveis de entrada (S e R) e a sada Q anterior a aplicao das entradas. A sada que o FLIP-FLOP ir assumir (QF), ser em funo das entradas S , R e da sada anterior.
QA Estado atual da sada Q. QF Estado futuro aps a aplicao das entradas. Caso 0 : S = 0, R =0 e QA = 0
QA = 1
Notamos que este estado estvel, logo, o valor que a sada Q ir assumir ser igual ao seu valor anterior aplicao das entradas, QF = QA = 0. Caso 1 : S = 0, R = 0 e QA =1
QA = 0
18
Este tambm ser um estado estvel, logo, o valor que a sada Q ir assumir ser igual ao seu valor anterior aplicao das entradas anterior: QF = QA = 1. Caso 2 : S = 0, R=1 e QA = 0
QA = 1
Este tambm ser um estado estvel, logo, o valor que a sada Q ir assumir ser igual ao seu valor anterior aplicao das entradas anterior: QF = QA = 0. Caso 3 : S = 0, R=1 e QA = 1
QA = 0
Caso 4 : S =1,
R=0
e QA = 0
QA = 1
19
Caso 5 : S =1,
R=0
e QA = 1
QA = 0
Caso 6 : S =1,
R=1
e QA = 0
QA = 1
Caso 7 : S =1,
R=1
e QA = 1
QA = 0
A entrada S denominada SET, pois quando acionada (nvel 1), passa a sada para 1 (estabelece ou fixa 1), e a entrada R denominada RESET, pois quando acionada (nvel 1), passa a sada para 0 (recompe ou zera o FLIP-FLOP). Este circuito ir mudar de estado apenas no instante em que mudam as variveis de entrada.
20
S 0 0 0 0 1 1 1 1
R 0 0 1 1 0 0 1 1
QA 0 1 0 1 0 1 0 1
QF 0 1 0 0 1 1 1 1
QF
SITUAO
FIXA QF = QA FIXA QF em 0 FIXA QF em 1 NO PERMITIDO
1 0 1 1 0 0 1 1
Podemos, ento, resumir a tabela verdade de um FLIP-FLOP RS bsico da seguinte forma:
S 0 0 1 1
2.2
R 0 1 0 1
QF QA 0 1 NP
FLIP-FLOP RS COM ENTRADA DE CLOCK
Para que o FLIP-FLOP RS bsico seja controlado por uma seqncia de pulsos de clock, basta trocarmos os 2 inversores por portas NE, e s outras entradas destas portas, injetarmos o clock. O circuito com estas modificaes visto na figura 31.
Neste circuito, quando a entrada do clock for igual a 0, o FLIP-FLOP ir permanecer no seu estado, mesmo que variem as entradas S e R. Isso pode ser confirmado pela anlise do circuito, onde conclumos que para clock = 0, as sadas das portas NE de entrada sero sempre iguais a 1, independentemente dos valores assumidos por S e R. veja a figura 32.
21
Quando a entrada clock assumir valor 1, o circuito ir comportar-se como FLIP-FLOP RS BSICO, pois as portas NE de entrada funcionaro como os inversores do circuito anteriormente visto. Podemos concluir que o circuito ir funcionar quando a entrada clock assumir valor 1 e manter travada esta sada quando a entrada de clock passar para 0. O FLIP-FLOP RS pode ser representado pelo bloco da figura 33.
2.3
FLIP-FLOP JK
Para solucionarmos a indeterminao, ocasionada pelas entradas R e S iguais a 1, utilizaremos o FLIP-FLOP JK, que nada mais que um FLIP-FLOP RS realimentado.
22
J 0 0 0 0 1 1 1 1
K QA QA 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0
S 0 0 0 0 1 0 1 0
R 0 0 0 1 0 0 0 1
QF QA QA 0 0 1 1 QA
QA
J 0 0 1 1
K 0 1 0 1
QF QA 0 1
QA
TABELA RESUMIDA Tabela verdade do FLIP-FLOP JK com um pulso de clock igual a 1. Circuito do FLIP-FLOP JK.
No caso J=1 e K = 1, para obter-se QF = QA necessrio que a entrada clock volte situao 0 em um tempo conveniente aps a aplicao das entradas, caso contrrio, a sada entrar em constante mudana (oscilao), provocando uma indeterminao. Este tempo deve levar em conta o tempo de atraso de propagao de cada porta lgica . 2.4 FLIP-FLOP JK COM ENTRADAS PRESET E CLEAR
O FLIP-FLOP JK poder assumir valores Q =1 ou Q = 0 mediante a utilizao das entradas PRESET (PR) e CLEAR (CLR) . Estas entradas so inseridas no circuito, conforme figura 36. Analisando este circuito, podemos notar que com a entrada clock igual a 0 e conseqente bloqueio da passagem das entradas J e K, podemos impor ao circuito sada Q a 1 atravs da aplicao entrada Preset de nvel 0. De forma anloga, podemos fazer Q = 0 mediante aplicao entrada Clear de nvel 0. Podemos notar tambm que com essas entradas permanecendo iguais a 1, o circuito funciona normalmente como sendo um FLIP-FLOP JK.
23
As entradas Preset e Clear no podem assumir valor 0, simultaneamente, pois acarretaria sada uma situao no permitida. A entrada Clear tambm denominada Reset, termo este, da mesma forma que os outros, derivado do ingls.
CLR 0 0 1 1
PR 0 1 0 1
QF No permitido 0 1 Funcionamento normal
TABELA RESUMIDA DAS ENTRADAS PRESET E CLEAR Na figura 37 o bloco representa o FLIP-FLOP JK com entradas Preset (PR) e Clear (CLR). Os crculos na simbologia do bloco, indicam que as entradas Preset e Clear so ativas em 0, ou seja, funcionam respectivamente com nvel 0 aplicado. Para utilizar estas entradas como ativas em 1, basta colocar inversores e na simbologia excluir os crculos aqui empregados.
24
2.5
FLIP-FLOP JK MESTRE-ESCRAVO
O FLIP-FLOP JK apresenta uma caracterstica indesejvel. Quando o clock for igual a 1, teremos o circuito funcionando como sendo um circuito combinacional, pois haver a passagem das entradas J, K e tambm da realimentao. Nessa situao, se houver uma mudana nas entradas J e K, o circuito apresentar uma nova sada, podendo alterar seu estado tantas vezes alterarem os estados das entradas J e K. Para resolver esse problema, foi criado o FLIP-FLOP JK MESTRE-ESCRAVO ( JK Master-Slave) cujo circuito apresentado na figura 38.
Primeiramente, devemos notar que quando o clock for igual a 1, haver a passagem das entradas J e K (circuito mestre), porm no haver passagem das sadas Q1 e Q1 (entradas S e R do circuito escravo), pois enquanto o clock do circuito mestre for igual a 1, no circuito escravo ser 0, bloqueando suas entradas. Quando o clock passar para 0, as sadas Q1 e Q1 ficaro bloqueadas no ltimo estado do circuito escravo e consequentemente das sadas Q e Q . Nota-se aqui, que o problema da variao das entradas J e K foi resolvido, pois o circuito s reconhecer as entradas J e K no instante da passagem do clock para 0. Enquanto o clock permanece em 0, notamos que J e K podem variar vontade que o FLIPFLOP manter a sada constante, pois Q1 e Q1 ( S e R ) permanecero fixos (instantes de t0 a t1 e de t2 a t3), os pontos Q1 e Q1 iro mudar de estado conforme as entradas J e K, porm a sada Q permanecer constante, pois a entrada de clock do circuito escravo ( CK ) estar em 0 9 instantes de t1 a t2 e de t3 a t4). O circuito mestre ir assumir o estado que for imposto pelas entradas J e K no momento em que o clock mudar para 0 (t2), permanecendo neste estado at que o clock volte a mudar (t3). A sada assumida pelo circuito mestre ir impor ao circuito escravo o seu estado, e este s ir mudar na prxima vez em que o clock mudar de 1 para 0 (t4).
25
O grfico abaixo exemplifica uma das possveis mudanas de estado do FLIP-FLOP MestreEscravo. CK CK J K Q1 = S
Q1 = R
Q t0 t2 t3 t4 O FLIP-FLOP JK Mestre-Escravo tem a tabela idntica ao do FLIP-FLOP JK bsico, porm a sada Q ir assumir valores, conforme a situao das entradas JK, somente aps a passagem do clock para 0. Assim sendo, o circuito denominado JK Mestre-Escravo sensvel descida de clock. Para obter um circuito sensvel subida de clock basta colocarmos um inversor interno entrada clock. 2.6 FLIP-FLOP JK MESTRE-ESCRAVO COM ENTRADAS PRESET E CLEAR O controle de Preset, quando assumir valor 0, far com que a sada do circuito (Q) assuma t1
26
valor 1. O mesmo ocorre com o controle de Clear, fazendo com que a sada assuma valor 0. Notamos que ambos, por estarem ligados simultaneamente aos circuitos Mestre e Escravo, atuam independentemente da entrada clock. Todas as situaes possveis esto previstas na tabela abaixo.
CLR 0 0 1 1
2.7
PR 0 1 0 1
QF No permitido 0 1 Funcionamento normal
FLIP-FLOP TIPO T
A sigla T vem de Toggle que do ingls significa comutado. Este FLIP-FLOP obtido a partir de um JK Mestre- Escravo com as entradas JK curto-circuitadas (uma ligada outra), logo quando J assumir valor 1, K tambm assumir valor 1, e quando J assumir valor 0, K tambm assumir valor 0. Nesta ligao, nunca J ser diferente de K. a figura 40 e 40-a mostra o bloco representativo do FLIP-FLOP tipo T obtido.
J 0 0 1 1
K 0 1 0 1
T 0 No existe No existe 1
QF QA / /
QA
T 0 1
QF QA
QA
Devido ao fato de o FLIP-FLOP tipo T, com a entrada T igual a 1, complementar a sada ( QA ) a cada descida de clock, este ser utilizado como clula principal dos contadores assncronos.
27
Este FLIP-FLOP, no encontrado na srie de circuitos integrados comerciais, sendo na prtica montado partir de um JK Mestre-Escravo. 2.8 FLIP-FLOP JK TIPO D
A sigla D vem de Data que do ingls significa dados. Este FLIP-FLOP obtido a partir de um JK Mestre- Escravo com a entrada K invertida (por inversor) em relao a J. Logo quando J assumir valor 1, K assumir valor 0, e quando J assumir valor 0, K assumir valor 1. Nesta ligao, nunca J ser igual a K. a figura 41 e 41-a mostra o bloco representativo do FLIP-FLOP tipo T obtido. Pela capacidade de passar para a sada e armazenar o dado aplicado na entrada, este FLIPFLOP empregado como clula de registradores de deslocamento e em memrias.
J 0 0 1 1
3.0
K 0 1 0 1
D No existe 0 1 No existe
QF / 0 1 /
T 0 1
QF 0 1
REGISTRADORES DE DESLOCAMENTO
28
Como visto, o FLIP-FLOP pode armazenar durante o perodo em que sua entrada clock for igual a 0, um bit apenas (sada Q). Porm se necessitamos guardar uma informao de mais de um bit, o FLIP_FLOP ir tornar-se insuficiente. Para isso utilizamos um sistema denominado REGISTRADOR DE DESLOCAMENTO (Shift Register). Trata-se de um certo nmero de FLIP-FLOPs JK Mestre-Escravo ligado de tal forma que as sadas de cada bloco sejam aplicadas nas entradas JK do FLIP-FLOP seguinte, sendo o primeiro, com suas entradas ligadas na forma de um FLIP-FLOP tipo D. Pelo fato dos FLIP-FLOPs envolvidos atuarem como os do tipo D, sete circuito, pode ser construdo apenas com FLIP-FLOPs do tipo D, conforme na figura 43 .
3.1
CONVERSOR SRIE - PARALELO
Antes de nossos estudos importante conceituarmos, o que informao srie e informao paralela. Chamamos de informao paralela a uma informao na qual todos os bits se apresentam simultaneamente. Uma informao paralela necessita tantos fios quantos forem os bits nela contidos, alm do fio referencial do sistema (terra). Para exemplificar, vamos utilizar uma informao de 4 bits, conforme figura 44.
29
A informao srie aquela que utiliza apenas 1 fio, sendo que os bits de informao vm seqencialmente, um aps o outro. Como no exemplo da figura 45. O registrador de Deslocamento pode ser usado para converter ume informao srie em paralela. No exemplo, vamos aplicar a informao srie I = 1010 (I3 I2 I1 I0) entrada srie do registrador e analisar as sadas Q(s) aps o pulso de clock. Lembramos que estes FLIP-FLOPs atuam como Mestre-Escravo e tm sua comutao no instante da descida do pulso de clock.
Entraremos com a informao (1010), na entrada srie, e os pulsos de clock na respectiva entrada.
Inicialmente, as sadas Q3, Q2, Q1 e Q0 do registrador estejam em nvel 0. Ao ser injetado na entrada o 1 bit de informao (I0 =0) e houver a descida do pulso de clock, o FLIP-FLOP 3 ir Q3 = 0). Aps este pulso de clock, aparecer na entrada, o bit apresentar na sada 0 (D3 = 0 seguinte de informao (I1 = 1) e na descida do 2 pulso de clock, teremos a passagem de I0 para o FLIP-FLOP 2 (D2 = 0 Q2 = 0) e Q3 assumir o valor do bit de informao I1 (entrada srie = D3 = 1 Q3 =1). Aps a descida do 3 pulso de clock, ficaremos com a seguinte situao: Q1 = 0 (D1 = Q2 = 0 Q2 = 1 (D2 = Q3 = 1 Q3 = 0 (D3 = I2 = 0 Q1 = 0), Q2 = 1) e Q3 = 0) .
E aps o 4 pulso de clock, teremos a seguinte situao:

30
Q1 = 0 (D0 = Q1 = 0 Q0 = 0) Q2 = 1 (D1 = Q2 = 1 Q1 = 1) Q3 = 0 (D2 = Q3 = 0 Q2 = 0) Q4 = 1 (D3 = I3 = 1 Q3 = 1) Temos abaixo na tabela o resumo de toda a seqncia. INFORMAO I0 = 0 I1 = 1 I2 = 2 I3 = 3 3.2 CLOCK 1 2 3 4 Q3 0 1 0 1 Q2 0 0 1 0 Q1 0 0 0 1 Q0 0 0 0 0
CONVERSOR PARALELO - SRIE
Para entrarmos com uma informao paralela, necessitamos de um registrador que apresente entradas Preset e Clear, pois atravs destas que fazemos com que o registrador armazene a informao paralela. Estudaremos primeiro o funcionamento da entrada ENABLE. Quando a entrada ENABLE estiver em 0, as entradas PRESET (PR) dos FLIP-FLOPs assumiro, respectivamente, nveis 1, fazendo com que o registrador atue normalmente. Quando a entrada ENABLE for igual a 1, as entradas PRESET dos FLIP-FLOPs assumiro os valores complementares das entradas PR3, PR2, PR1 e PR0, logo os FLIP-FLOPs iro assumir os valores que estiverem, respectivamente, em PR3, PR2, PR1 e PR0. Para zerar (CLEAR) o FLIP-FLOP (Q3 = 0), vamos inicialmente, aplicar nvel 0 entrada CLEAR. Com ENABLE = 0, a entrada PR do FLIP-FLOP ir assumir nvel 1 e este ir ter um funcionamento normal como clula do registrador de deslocamento, mantendo a sada no estado em que se encontra.
31
Com ENABLE = 1, PR3=0, a entrada PR do FLIP-FLOP assumir nvel 1, logo, a sada Q3 manter o seu estado (Q3 =0).Com ENABLE = 1 e PR3 =1, a entrada PR do FLIP-FLOP assumir nvel 0, forando a sada a assumir nvel 1 (Q3 = 1). Aps essa anlise, conclumos que, se zerarmos o registrador (aplicando 0 entrada CLEAR), e logo aps introduzirmos a informao paralela (I3, I2, I1 e I0) pelas entradas PR3, PR2, PR1 e PR0, as sadas Q3, Q2, Q1 e Q0 assumiro respectivamente os valores da informao. Essa maneira de entrarmos com a informao no registrador chamada entrada paralela de informao, sendo a entrada ENABLE responsvel pela habilitao da mesma. Para que o registrador de deslocamento funcione como Conversor Paralelo-Srie, necessitamos zera-lo e em seguida, introduzir a informao, recolhendo na sada Q0 a mesma informao de modo srie. Observamos tambm que a sada Q0 assume primeiramente o valor I0 e a cada descida do pulso de clock, ir assumir seqencialmente os valores I1, I2 e I3.
3.3
REGISTRADOR DE DESLOCAMENTO UTILIZADO COMO DIVISOR POR 2
Se uma informao for considerada um nmero binrio e deslocarmos o registrador uma casa direita, entrando com 0 na entrada srie, teremos:
32
Essa operao em binrio significa, dividirmos um nmero por 2. Usaremos como exemplo o nmero I = 1010 (1010) REGISTRADOR Q3 = 1, Q2 =0, Q1 = 1 e Q0 = 0
Se fizermos um deslocamento para a direita, teremos na sada a seguinte situao: Q3 = 0, Q2 =1, Q1 = 0 e Q0 = 1 A informao na sada ser: I = 0101 (510) - O nmero 10 foi dividido por 2. Esta operao de deslocamento da informao para a direita tambm conhecida por SHIFT- RIGHT. 3.4 REGISTRADOR DE DESLOCAMENTO COMO MULTIPLICADOR POR 2 Estruturando um registrador para que este permita o deslocamento para a esquerda.
Essa operao em binrio significa, multiplicarmos um nmero por 2. Usaremos como exemplo o nmero I = 0001 (110) REGISTRADOR Q3 = 0, Q2 =0, Q1 = 0 e Q0 = 1
Se fizermos um deslocamento para a esquerda, teremos na sada a seguinte situao: Q3 = 0, Q2 =0, Q1 = 1 e Q0 = 0 A informao na sada ser: I = 0010 (210) - O nmero 1 foi multiplicado por 2. Esta operao de deslocamento da informao para a direita tambm conhecida por SHIFT- LEFT. 4.0 CONTADORES Os contadores so circuitos digitais que variam os seus estados, sob o comando de um clock, de acordo com um seqncia predeterminada. So utilizados principalmente para contagens diversas, diviso de freqncia, e outras utilizaes. Basicamente, estes sistemas, so divididos em duas categorias: Contadores Assncronos e Sncronos. 4.1 CONTADORES ASSNCRONOS
33
So caracterizados por seus FLIP-FLOPs funcionarem de madeira assncrona (sem sincronismo), no tendo entradas clock em comum. Neste tipo de circuito, a entrada clock se faz apenas no primeiro FLIP-FLOP, sendo as outras derivadas das sadas dos blocos anteriores. 4.1.1 CONTADOR DE PULSOS A principal caracterstica de um contador de pulsos apresentar nas sadas, o sistema binrio em seqncia. O circuito bsico apresenta um grupo de 4 FLIP-FLOPs do tipo T ou JK Mestre-Escravo, os quais possuem a entrada T ou, no caso, J e K iguais a 1, originando na sada QF = QA , a cada descida de clock. A entrada dos pulsos se faz atravs da entrada clock do 1 FLIP-FLOP, sendo as entradas clock dos FLIP-FLOP seguintes, conectadas s sadas Q dos respectivos antecessores conforme figura .
Inicialmente fazemos com que todos os FLIP-FLOPs assumam sadas iguais a 0, aplicando um nvel 0 na(s) entrada (s) Clear (s). A cada descida de pulso de clock, o 1 FLIP-FLOP ir mudar de estado, sendo esta troca aplicada entrada do 2 FLIP-FLOP, fazendo com que este troque de estado a cada descida da sada Q. Considerando Q0 como bit menos significativo (LSB) e Q3 como mais significativo (MSB), temos nas sadas o sistema binrio em seqncia (0000 a 1111). Notamos ainda, que aps a 16a descida de clock, o contador ir reiniciar a contagem. Analisando os grficos, notamos que o
34
perodo de Q0 o dobro do perodo do clock, logo, a freqncia de Q0 ser a metade da freqncia do clock, pois f = 1/T. Analisando a sada Q1, veremos que seu perodo o dobro de Q0 e o quadruplo do clock, logo, sua freqncia ser a metade de Q0 e da freqncia do pulso de clock. Isto se estender sucessivamente aos demais FLIP-FLOPs. Assim sendo, podemos notar que uma das aplicaes dos contadores ser a de dividir a freq6uncia de sinais (onda quadrada) aplicados entrada clock. No caso deste contador, a diviso ser por um nmero mltiplo de 2N, onde N o nmero de FLIP-FLOPs utilizados. C k
Q0 Q1 Q2 Q3
4.2
CONTADOR DE DCADA (ASSNCRONO)
O contador de dcada o circuito que efetua a contagem em nmeros binrios de 0 a 910 (10 algarismos). Isso significa acompanhar a seqncia do cdigo BCD 8421 de 0000 at 1001. Para construir este circuito, utilizamos o contador de pulsos, interligando as entradas clear dos FLIP-FLOPs. Para que o contador conte de 0 a 9, deve-se jogar um nvel 0 na entrada clear assim que surgir o caso 10 (1010), ou seja, no 10 pulso. O circuito de um contador de dcada assncrono visto na figura 53.
35
Analisando a tabela verdade, aps a 10 descida do clock, o contador tende a assumir o estado Q0 = 0, Q1 = 1, Q2 = 0, Q3 = 1 (10102), porm, neste instante, a entrada clear vai para 0, zerando o contador, ou seja, fazendo com que assuma o estado 0 (0000), reiniciando a contagem.
Clock 1a 2a 3a 4a 5a 6a 7a 8a 9a 10a
Q3 0 0 0 0 0 0 0 0 1 1 1
Q2 0 0 0 0 1 1 1 1 0 0 0
Q1 0 0 1 1 0 0 1 1 0 0 1
Q0 0 1 0 1 0 1 0 1 0 1 0
CLR 1 1 1 1 1 1 1 1 1 1 0
Uma outra forma de obter o mesmo clear ou reset no caso 1010, utilizando uma porta NE com menos entradas, consiste em ligarmos apenas Q3 e Q1 nesta, pois s sero iguais a 1 simultaneamente neste caso, zerando as sadas da mesma forma.
4.3
CONTADOR SEQNCIAL DE 0 A N
Para construirmos um contador de 0 at um nmero n qualquer, basta verificarmos quais as sadas do contador para o caso seguinte a n, colocamos estas sadas numa porta NE e sada desta ligarmos as entradas clear dos FLIP-FLOPs .
36
Usaremos como exemplo um contador de 0 a 510. Nesse caso, desejamos que o contador recomece a contagem aps o estado 5, ou seja, passe para 0 todos os FLIP-FLOPs. Neste exemplo n ser o 6, ocasionando nas sadas Q2 = 1, Q1 = 1 e Q0 = 0 (110). Quando ocorrer esta situao, dever haver 0 nas entradas clear interligadas, levando o contador a 0. Devemos, para tanto, ter na entrada da porta NE, a ligao de Q2 e Q1, pois na seq6uncia da contagem, estas iro assumir nveis 1 simultaneamente apenas no caso 110.
4.4
CONTADORES ASSNCRONOS DECRESCENTES Os contadores so classificados pelo tipo de contagem que executam (crescente ou decrescente). DECIMAL 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 BINRIO Q2 Q1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1
Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
37
O circuito que efetua a contagem decrescente o mesmo circuito que efetua a contagem crescente, com uma nica diferena de extrairmos as sadas dos terminais Q0 , Q1 , Q 2 e Q3 , sendo o terminal Q0 , o bit menos significativo. Notamos pela tabela verdade, que a contagem nada mais que o complemento da contagem crescente.
O estado inicial (1111) pode ser obtido pela aplicao de nvel 0 na entrada CLR, que ir zerar todos os FLIP-FLOPs nas sadas Q, impondo nvel 1 nas sadas Q . Um outro modo de montar um contador decrescente injetando nas entradas clock dos FLIP-FLOPs, as sadas complementares. Neste circuito, os clocks so Q0 , Q1 , Q 2 , que forar a troca de estado de Q0, Q1, Q2 e Q3, fazendo a contagem decrescente. O estado inicial pode ser obtido pela passagem da entrada PR para 0, estabelecendo nvel 1 sada de todos os FLIP-FLOPs.
4.5
CONTADOR ASSNCRONOS CRESCENTE/DECRESCENTE
Podemos construir um contador que execute a contagem crescente ou decrescente. Para isso, utilizamos uma varivel de controle que quando assume 1, faz o circuito executar contagem
38
crescente e quando assume 0, faz a contagem decrescente. Notamos na figura, que quando o controle X estiver em 1, as sadas Q0 , Q1 , Q 2 , estaro bloqueadas, fazendo com que entrem as sadas Q0, Q1 e Q2 nas entradas clock dos FLIP-FLOPs respectivamente. Isto far com que o contador conte crescentemente. Quando o controle X estiver em 0, a situao inverte e o contador contar decrescentemente. O contador crescente/decrescente tambm denominado Up/Down Counter, que o termo designativo em ingls.
4.6
CONTADORES SNCRONOS
Estes contadores possuem entradas clock curto-circuitadas, ou seja, o clock entra em todos os FLIP-FLOPs simultaneamente, fazendo todos atuarem de forma sincronizada. Para que haja mudanas de estado, devemos ento estudar o comportamento das entradas J e K dos vrios FLIP-FLOPs, para que tenhamos nas sadas, as seqncias desejadas. Para estudarmos os contadores sncronos devemos sempre escrever a tabela verdade, estudando quais devem ser as entradas J e K dos FLIP-FLOPs, para que estes assumam o estado seguinte.
J 0 0 1 1
K 0 1 0 1
QF QA 0 1
QA
SITUAO (mantm o estado) (fixa 0) (fixa 1) (inverte o estado)
A partir desta tabela acima, construiremos a tabela abaixo relacionando os estados de sada e as
1 2 3 4
QA 0 0 1 1
QF 0 1 0 1
J 0 1
K
39
1 0
entradas J e K. Analisando cada caso teremos: 1) Se o FLIP-FLOP estiver em 0 (QA= 0) e quisermos que o estado a ser assumido seja 0 (QF = 0), podemos tanto manter o estado do FLIP-FLOP (J = 0, K= 0 QF = QA), como fixar 0 (J = 0, K =1 QF = 0), logo, se J = 0 e K = , teremos a passagem de QA = 0 para QF = 0. 2) Se o FLIP-FLOP estiver em 0 (QA= 0) e quisermos que o estado a ser assumido seja 1 (QF = 1), podemos tanto inverter o estado (J = 1, K= 1 QF = QA ), como fixarmos 1 (J = 1, K = 0 QF = 1), logo, se J=1 e K = , teremos a passagem de QA = 0 para QF = 1. 3) Se o FLIP-FLOP estiver em 1 (QA= 1) e quisermos que o estado a ser assumido seja 0 QF = QA ), como fixar 0 (J = 0, = 0), podemos tanto inverter o estado (J = 1, K= 1 QF = 0), logo, se J= , e K = 1, teremos a passagem de QA = 1 para QF = 0. (QF K =1
4) Se o FLIP-FLOP estiver em 1 (QA= 1) e quisermos que permanea em 1 (QF = 1), podemos manter o estado (J = 0, K= 0 QF = QA), ou fixarmos 1 (J = 1, K =0 QF = 1), logo, se J= , e K = 0, teremos a passagem de QA = 1 para QF = 1. 4.6.1 CONTADOR SNCRONO GERADOR DE CDIGO BINARIO DE 4 BITS
Para gerarmos esse cdigo, necessitamos de 4 FLIP-FLOPs J K Mestre-Escravo, um para cada bit do cdigo.
40
CLOCK 1 2a 3a 4a 5a 6a 7a 8a 9a 10 a 11 a 12 a 13 a 14 a 15 a 16 a
a
Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
BINRIO Q2 Q1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1
Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Para o projeto, devemos estudar, para cada caso, o comportamento das entradas J e K dos FLIP-FLOPs e levantar o circuito necessrio para gerar a seqncia. Considerando que ao ligarmos o contador, ele esteja inicialmente no estado: Q3 0 Q2 0 Q1 0 Q0 0
Ele dever aps o 1 pulso de clock, passar para o estado seguinte: Q3 0 Q2 0 Q1 0 Q0 1
Com o primeiro pulso de clock teremos: Q3: Esta em 0 continuar em 0, devemos ento ter as seguintes condies nas entradas deste FLIP-FLOP : J3 =0 e K3 = ( J =0 e K = QA = 0 passa para QF = 0). Q2 : Anlogo a Q3 J2 = 0 e K2 = . Q1 : Anlogo a Q3 J1 = 0 e K1 = . Q0 : Est em 0, aps o 1 pulso de clock deve mudar para 1, logo antes do 1 pulso de clock, devemos ter as seguintes entradas neste FLIP-FLOP: J0 = 0 e K0 = ( J = 1 e K = QA = 0 passa para QF = 0). A partir desta anlise, escrevemos a primeira linha da tabela verdade.
41
Clock 1
Q3 0 0
Q2 0 0
Q1 0 0
Q0 0 1
J3 0
K3
J2 0
K2
J1 0
K1
J0 1
K0
O contador est , agora, no estado : Q3 0 Q2 0 Q1 0 Q0 1
E deve, aps o 2 pulso de clock, passar para : Q3 0 Q2 0 Q1 1 Q0 0
Vamos, ento, analisar as entradas J e K para este caso: Q3: Esta em 0 continuar em 0, devemos ento ter as seguintes condies nas entradas deste FLIP-FLOP : J3 =0 e K3 = Q2 : Anlogo a Q3 J2 = 0 e K2 = . Q1 : Esta em 0 e dever passar para 1, devemos ento ter as seguintes condies nas entradas deste FLIP-FLOP : J1 =1 e K1 = . Q0 : Est em 1, aps o 2 pulso de clock deve mudar para 0, logo antes do 2 pulso de clock, devemos ter as seguintes entradas neste FLIP-FLOP: J0 = e K0 = 0 . A partir desta anlise, escrevemos a segunda linha da tabela verdade. Clock 1 2 Q3 0 0 0 Q2 0 0 0 Q1 0 0 1 Q0 0 1 0 J3 0 0 K3 J2 0 0 K2 J1 0 1 K1 J0 1 K0 1
Aps o 3 pulso de clock, teremos a seguinte situao: Clock 1 2 3 Q3 0 0 0 0 Q2 0 0 0 0 Q1 0 0 1 1 Q0 0 1 0 1 J3 0 0 0 K3 J2 0 0 0 K2 J1 0 1 K1 J0 1 1 K0 1 0
42
Utilizando o mesmo procedimento para os outros casos, obtemos a tabela a seguir: Clock 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 J3 0 0 0 0 0 0 0 1 K3 J2 0 0 0 1 K2 J1 0 1 K1 J0 1 1 1 1 1 0 1 0 1 0 1 0 0 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 K0 1 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 1
Para obter as expresses de J3, K3, J2, K2, J1, K1, J0 e K0 simplificadas utilizamos o diagrama de KARNAUGH.
Q1 Q3 Q3 Q0
Q1
Q2
Q1 Q3 Q3 Q0
Q1
Q2
1 Q2
Q2
1 Q0
Q0
Q2
Q2
Q0
Q0
J3 = Q2.Q1.Q0
Q1
K3 = Q2.Q1.Q0 Q1 1
Q2 Q1 Q3 Q3 Q0
Q1
Q2
Q3 Q3
1 1 Q0
Q0
Q2 1
Q0 Q2 Q0
Q2
Q2
43
Q0
J2 = Q1.Q0
K2 = Q1.Q0
Q1
Q1 1
Q2
Q1
Q1 1
Q2
Q3 Q3 Q0
1 1 1 Q0
Q0
Q2
Q2
Q3 Q3 Q0
1 1 1 Q0
Q0
Q2
Q2
J1 = Q0
J1 = Q0
Q1
Q1 1 1 1 1 Q0
Q0 Q2
Q1
Q1 1 1 1 1 1 Q0
Q0 Q2
1
Q3 Q3
1 1 1
Q0
Q2
Q2
Q3 Q3 Q0
1 1 1
Q2
Q2
J0 = 1
K0 = 1 Aps obtermos as expresses simplificadas desenhamos o circuito deste contador:
4.6.2 CONTADOR DE DCADA

44
Para construir um contador de dcada, utilizaremos o mesmo processo j visto. Q3 0 0 0 0 0 0 0 0 1 1 0 Q2 0 0 0 0 1 1 1 1 0 0 0 Q1 0 0 1 1 0 0 1 1 0 0 0 Q0 0 1 0 1 0 1 0 1 0 1 0 J3 0 0 0 0 0 0 0 1 K3 J2 0 0 0 1 K2 J1 0 1 K1 J0 1 1 1 1 1 0 1 0 0 1 1 1 1 K0 1 0 1 0 0 0 1 0 1 0 0 0 1
Considerando, que o estado inicial de todos os FLIP-FLOPs esto em 0, atravs das entradas clear e que os estados no pertencentes a seqncia como irrelevantes teremos:
Q1 Q3 Q3 Q0
Q1
Q2
Q1 Q3 Q3
Q1
Q2
1 Q2
Q2
Q2 1
Q0 Q2
Q0
Q0
Q0
Q0
J3 = Q2.Q1.Q0
K3 = Q0 Q1
Q2 Q3 Q3 Q1
Q1
Q1 1
Q2
Q1
Q3 Q3 Q0
Q2
Q2
1 Q1 1
Q2
QQ 22 Q0 Q2 Q2
Q0
Q0
J2 = Q1.Q0
Q0 Q0 1 Q3 Q3 K2 = Q1.Q0 Q0
Q0
Q0
45
K1 = Q0
Q1
Q1 1 1
Q2
Q1
Q1 1 1 1
Q2
1
Q3 Q3
1 1
Q0
Q2
Q3 Q3 Q2 Q0
1 1 Q0
Q2
Q2 Q0
Q1 Q2 Q1 Q0 1 Q0 1
Q3 J0 = 1 Q3 Q0
Q2
Q2
K0 =1
Q0
Q0
J1 = Q0. Q3
4.6.3 CONTADOR EM ANEL Este contador, tambm conhecido em ingls como RING COUNTER ir gerar a seqncia indicada na tabela.
46
Tabela do contador em anel: Q3 0 0 0 1 Q2 0 0 1 0 Q1 0 1 0 0 Q0 1 0 0 0 J3 0 0 1 K3 J2 0 1 0 K2 J1 1 0 0 K1 1 1 1 J0 0 0 1 K0 1
Se obtivermos o estado inicial atravs das entradas Preset e Clear, faremos o contador permanecer sempre no loop da seqncia, logo, os outros estados tornar-se-o irrelevantes.
Q1 Q3 Q3
Q1
Q2
Q1 Q3 Q3
Q1
Q2
1 Q2
Q2 Q0
Q2 1
Q0 Q2
Q0
Q0
Q0
Q0
J3 = Q2.
K3 = Q 2 pode ser: K3 = Q3 ou K3 = Q1
Q1 Q3 Q3 Q0
Q1 1
Q2
Q1 Q3 Q3
Q1
Q2
1 Q2
Q2 Q0
Q2
Q2
Q0
Q0
Q0
Q0
J2 = Q1.
Q1
K2 = Q1 Q1 1
Q2 Q1 Q3 Q3 Q0
Q1 1
Q2
Q3 Q3 Q0
Q2
Q2
Q2
Q2
Q0
Q0
Q0
Q0
47
J1 = Q0
J1 = Q0 pode ser: J1 = Q1 ou J1 = Q3
Q1 Q3 Q3
Q1
Q2
Q1
Q1 1
Q2
Q2 1
Q0 Q2
Q3 Q3 Q0
Q2
Q2
Q0
Q0
Q0
Q0
J0 = Q3
K0 = Q3
Aps simplificada as expresses, desenhamos o circuito contador em anel:
4.6.4
CONTADOR JOHNSON O circuito do contador Johnson visto na figura 62 . Podemos notar que sendo o estado inicial do contador 0, nas entradas J0 e K0 teremos respectivamente 1 e 0.
A realimentao far com que o contador execute a seqncia do cdigo Johnson em funo dos pulsos de clock, conforme a tabela.
48
CLOCK 1O 2O 3O 4O 5O 6O 7O 8O 9O 10O
Q4 0 0 0 0 0 1 1 1 1 1 0
Q3 0 0 0 0 1 1 1 1 1 0 0
Q2 0 0 0 1 1 1 1 1 0 0 0
Q1 0 0 1 1 1 1 1 0 0 0 0
Q0 0 1 1 1 1 1 0 0 0 0 0
Para forar o contador a iniciar no estado 0, podemos, logo de incio, zerar o contador, aplicando uma descida de pulso nas entradas clear de todos os FLIP-FLOPs do circuito. 4.6.5 CONTADOR DE 0 A 59
Este um contador muito utilizado. A cada 60 segundos deve contar 1 minuto e a cada 60 minutos de contar 1 hora. Podemos construir um contador de 0 a 59 de vrias maneiras. A primeira montar um contador assncrono de 0 a n, onde n igual a 59. A segunda maneira utiliza dois contadores assncronos, sendo um de 0 a 9 (contador de dcada) e outro de 0 a 5, ligados como mostra a figura.
A terceira maneira utilizar um contador sncrono que execute a seqncia 0 a 59, porm para levantarmos a tabela verdade deste contador, um trabalho exaustivo, pois precisamos utilizar 6 FLIP-FLOPs. A quarta maneira utilizar dois contadores sncronos, sendo um de dcada e outro de 0 a 5, ligados de maneira anloga ao sistema visto na figura. 4.6.6 CONTADOR DE 1 A 12
Este contador utilizado para a contagem de horas. No caso da contagem de 1 a 12, mais utilizado o contador sncrono, pois este permite facilmente estabelecer o incio da contagem pelo projeto.
49
4.6.7
DIAGRAMA DE BLOCOS DE UM RELGIO DIGITAL
Analisando este diagrama de blocos, notamos que a cada pulso do gerador de freqncia, o contador de segundos apresenta sua contagem em um display de 7 segmentos, gerando tambm o pulso de clock para o contador de minutos, que tambm apresenta contagem no display de minutos. Este contador, por sua vez, gera o pulso de clock para o contador de horas. Assim sendo, podemos ver nos displays a contagem relativa s horas, minutos e segundos.
5.0
FAMLIAS DE CIRCUITOS LGICOS
Nesta parte estudaremos as estruturas internas dos blocos lgicos. Cada famlia lgica utiliza determinados componentes em seus blocos, e de acordo com estes, a famlia possuir determinadas caractersticas relacionada ao seu funcionamento. Abordaremos apenas duas famlias, que so a TTL (Transistor-Transistor Logic) e a CMOS (Complementary Metal Oxide Semicondutor), que derivam de outras famlias j obsoletas. 5.1 FAMLIA TTL
A maioria dos circuitos integrados TTL pertence s sries 74 e 54, introduzidas pela TEXAS INSTRUMENTS, que hoje padro e fornecidas por diversos fabricantes. A srie 74 de uso geral, operando na faixa de temperatura de 0 C a + 70 C, com alimentao de 5 0,25 V. A srie 54 de uso militar e opera na faixa de temperatura de 55 C a + 125 C, com uma tenso de alimentao de 5 0,5 V. A figura 65 mostra o diagrama de uma porta NAND de duas entradas, da srie 74 verso STANDARD.
50
Observe, que Q1 transistor especial, com dois (e pode ter mais) emissores chamado multiemissor.
Supondo que as entradas A e B, estejam no nvel lgico 1, Q1 no se comporta como um transistor, e sua juno base-coletor est diretamente polarizada. A corrente que flui atravs desta juno para a base de Q2 suficiente para satura-lo. Com a saturao de Q2, ocorre o corte de Q4 e a saturao de Q3, fazendo com que a tenso de sada V, fique prxima de 0 (zero) Volts. Se a entrada A e B (ou ambas) forem colocadas no estado lgico 0 (zero), a corrente de base de Q2, ser desviada e Q2 ir para o corte. Isto far com que Q4 sature e Q3 v para o corte, levando a sada V a nvel lgico 1 (um). OBSERVAO: A situao descrita, quando as entradas esto no nvel lgico 1, se repetir se as mesmas estiverem abertas, o que significa que um CI TTL interpreta uma entrada aberta como estado lgico 1, logo nunca se deve deixar uma entrada aberta, porque isto pode acarretar problemas de rudo. 5.1.1 PARMETROS DA FAMLIA TTL Existe uma terminologia padro empregada pelos principais fabricantes de circuitos integrados, em seus respectivos manuais, para designar os parmetros de seus componentes. VIL (Low-level Input Voltage): Valor de tenso (mxima), que garante o nvel 0 (zero) na entrada. VOL (Low-level Output Voltage) : Valor de tenso (mxima), que garante o nvel 0 (zero) na sada.
51
VIH (High-level input Voltage) : Valor de tenso (mnima), que garante o nvel 1 (um) na entrada. VOH (High -level Output Voltage) : Valor de tenso (mnima), que garante o nvel 1 (um) na sada. IIL (Low-level Input Current): Valor de corrente (mxima) no terminal de entrada, quando aplicado um nvel 0 (zero). IOL (Low-level Output Current): Valor de corrente (mxima),que a sada pode receber quando em nvel 0 (zero). IIH (High-level Input Current): Valor de corrente de entrada (mxima) quando aplicado um nvel 1 (um). IOH (High-level Output Current): Valor de corrente de sada (mxima), quando em nvel 1 (um). FAN-OUT
5.1.2
Na prtica, existe um parmetro, denominado em ingls, de FAN-OUT (feixe de sada), que estipula o limite de conexes feitas na sada. FAN OUT definido como sendo, o nmero mximo de blocos lgicos que pode ser ligado sada de outro da mesma famlia lgica. O FAN OUT est relacionado com as correntes mximas de sada e de entrada dos blocos lgicos. 5.1.3 MARGEM DE RUDO
A tenso de sada no estado lgico 0 VOL 0,4V. Uma entrada considera como estado lgico 0, qualquer tenso VIL 0,8V, de modo que h uma margem de rudo de 0,4V no estado 0. Isto significa que, se tivermos um rudo sobreposto tenso de sada de uma porta no estado 0, este rudo pode ser igual a 0,4V, sem que uma entrada ligada a esta sada interprete erradamente o sinal lgico. D mesma forma, com a sada no estado 1, temos VOH 2,4V, ao passo que uma entrada interpreta como estado 1, qualquer tenso VIH 2,0V. Neste caso a margem de rudo tambm 0,4 V.
5.1.4
ATRASO DE PROPAGAO A tenso de sada de uma porta, nunca responde instantaneamente s variaes de entrada.
52
tpHL: o tempo de transio do estado lgico 1, para o estado lgico 0, medido da forma indicada, cujo valor tipicamente de 7ns. tpLH: o tempo de transio do estado lgico 0, para o estado lgico 1, medido da forma indicada, cujo valor tipicamente de 11ns. Definimos o atraso de propagao tpd, como mdia aritmtica de tpHL e tpLH. 5.2 TIPOS DE CIRCUITOS INTEGRADOS TTL 5.2.1 54/74 - STANDARD a de mais baixo custo e que possui maior variedade de funes disponveis. 5.2.2 54L/74L LOW POWER (BAIXA POTNCIA)
a que apresenta o mais baixo consumo de potncia e com menor velocidade, indicada na forma 74L00, por exemplo. 5.2.3 54H/74H HIGH SPEED (ALTA VELOCIDADE)
Apresenta uma velocidade maior que a STANDARD e com um consumo mais elevado, indicada na forma 74H00, por exemplo. 5.2.4 54S/74S SCHOTTKY a mais veloz de todas e , indicada na forma 74S00, por exemplo. 5.2.5 54LS/74LS LOW POWER SCHOTTKY
a mais recente, oferecendo a mesma velocidade da STANDARD com um consumo bem menor e , indicada na forma 74LS00, por exemplo. 5.3 TABELA DE CARGA NORMALIZADA SADA ENTRADA 74L 74LS 74 74H 74S 74L 5 10 40 50 50 74LS 2,5 5 20 25 25 74 2,5 5 10 12,5 12,5 74H 2 4 8 10 10 74S 1 2 8 10 10
Para verificarmos se a sada capaz de fornecer corrente para todas as entradas a ela conectadas, basta somarmos as cargas normalizadas e o valor total no pode ultrapassar 100.
53
Exemplo: Verificar nos circuitos abaixo, qual tem a sada capaz de fornecer corrente para todas as entradas a ela conectadas.
5.4
FAMLIA CMOS
Os circuitos integrados da famlia CMOS so encontrados em duas sries principais: A srie 54C/74C e a srie 4000. A srie 54C/74C engloba circuitos integrados que correspondem diretamente a seus homnimos da srie 54/74 TTL. Assim por exemplo, o CI 74C00 a verso CMOS do CI TTL 7400. Os CI`s do tipo 54C operam na faixa de temperatura de 55 C a + 125 C, ao passo que os do tipo 74C operam em temperaturas de 40 C a + 85 C. A srie 4000 encontrada em duas verses: 4000A (Standard) e 4000B (Buffered) sendo esta a mais recente. Os CI`s da verso 4000A e 4000B, operam entre 55 C e + 125 C. Os circuitos integrados da famlia CMOS operam com tenses entre 3 a 15V, com exceo dos tipo 4000B, que operam com tenses entre 3 a 18V. 5.4.1 PORTA NAND CMOS
54
Neste caso, se uma (ou ambas) das entradas estiverem em 0, um ou ambos os transistores de canal P, estaro conduzindo, e a sada ficar e 1. Somente quando as duas entradas estiverem em 1, os dois transistores de canal N conduziro ao mesmo tempo, levando a sada para 0. 5.5 PARMETROS DOS CIS CMOS
5.5.1 CORRENTE DE FUGA DE ENTRADA A entrada de um circuito integrado CMOS praticamente um circuito aberto. As correntes IIL e IIH, que so correntes de fuga de entrada nos estgios lgicos 0 e 1, respectivamente, so de 10 pA para VDD = 10V. 5.5.2 TENSO DE SADA A tenso de sada no estado lgico 0, VOL tipicamente igual a 0V e no mximo, igual a 0,01 V para VDD = 5V ou VDD = 10 V, quando no se consome corrente de sada. Para o estado lgico 1, VOH tipicamente igual a VDD e no mnimo igual a VDD 0,01V, tambm quando no se consome corrente de sada. 5.5.3 CORRENTES DE SADA Quando a sada est ligada a uma entrada CMOS, nenhuma corrente estar envolvida. No entanto, se a sada estiver ligada a algum outro tipo de circuito, ser necessrio considerar a capacidade que ela possui de drenar ou fornecer corrente. 5.5.4 CONSUMO DE POTNCIA A corrente quiescente consumida da fonte de alimentao (Idd) muito baixa. Em manual encontramos para Idd um valor tpico de 0,001A, e o mximo 0,05 para VDD = 5 V e 0,001A, para VDD = 10 V, que corresponde a uma dissipao tpica de potncia de 5nW em 5V e 10 nW em 10 V. 5.5.5 ATRASO DE PROPAGAO Os atrasos tpLH e tpHL so medidos conforme a tabela. O circuito mais veloz quando operando com maior tenso de alimentao. A velocidade de comutao dos integrados CMOS so inferiores a dos CI`s TTL. Tpica 35 25 35 25 Mxima 95 45 50 40 VDD 5V 10 V 5V 10 V
tpLH (ns) tpHL (ns)
55
5.5.6 IMUNIDADE AO RUDO Os circuitos integrados CMOS, apresentam excelente imunidade a rudos. A margem de rudo garantida de 30% da tenso de alimentao e a tpica de 45%. Assim para VDD = 5V, podemos Ter certeza que uma tenso de entrada entre 0 e 1,5V ser interpretado como 0 e entre 3,5 e 5 V ser 1, da mesma forma que para VDD = 10V, ser : 0 a 3V - nvel lgico 0 e de 7 a 10V nvel lgico 1. A grande imunidade ao rudo torna os circuitos CMOS indicados para aplicaes em ambientes com alto nvel de rudo eltrico, como o caso dos ambientes industriais. 5.6 COMPARAO ENTRE TTL E CMOS
Os CI`s TTL operam a partir de uma alimentao VCC de 5 0,25 V, que deve ser bem regulada e consomem uma potncia relativamente alta, da ordem de 10 mW por porta. Apresentam altas velocidades de comutao, com atraso da ordem de apenas 10 ns por porta. J os CI`s CMOS podem operar com teses de alimentao VDD entre 3 a 15V, e tem baixo consumo, na ordem de 10nW por porta. O atraso de propagao depende da alimentao, mas de vrias dezenas de nanosegundos por porta. Quanto a margem de rudo, os CI`s TTL tem margem garantida de 0,4 V, enquanto para o CMOS esta margem bem maior, tipicamente de 45% de VDD, sendo assim mais aplicados a ambientes de alto nvel de rudos eltricos. Para o TTL o FAN-OUT de 10, limitando a este valor o nmero de entradas que podem ser conectadas a uma sada; para o CMOS o FAN-OUT , essencialmente, infinito e o fator que limita o nmero de entradas, que pode ser ligado a uma sada a velocidade de comutao.
56

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COLGIO DO INSTITUTO BATISTA AMERICANO CIBA PROF.

ABIMAILTON PRATTI DA SILVA

Colgio do Instituto Batista Americano