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MATRICOLA: Elettronica dei Sistemi Digitali TC a.a. 2003/04 - prima prova scritta - 30/10/2003

DATI validi per tutte le domande, salvo diversa indicazione: VDD=2.5 V; VTno=VTpo=0.4 V; k'n=95 A/V2; k'p=30 A/V2; VDSATn=0.63 V; VDSATp=1 V; Cox=6 fF/m2; CS0= CD0=1.5 fF/m; Rrifn=10 K; Rrifp=20 K; 1) Considera una NAND e una NOR a tre ingressi bilanciate e dimensionate in modo da avere le stesse resistenze equivalenti. Quale delle due avr la capacit di ingresso pi alta? a. La NAND. b. Avranno la stessa capacit. c. La NOR. 2) In che cosa consiste fisicamente il terminale B di un transistor nMOS? a. In una regione con drogaggio p+. b. In una regione di polisicio su uno strato di ossido sottile. c. In una regione con drogaggio n+. 3) Una interconnessione in METAL1 e una in POLY che si intersecano a 90: a. Sono completamente isolate sia a bassa che ad alta frequenza. b. Risultano elettricamente connesse da un cammino DC. c. Sono accoppiate capacitivamente. 4) La regola di layout relativa alla distanza minima tra due layers dello stesso tipo (es. MET1 - MET1) serve per: a. Evitare possibili interruzioni (circuiti aperti) indesiderati. b. Permettere un agevole collegamento tra i due layers. c. Evitare cortocircuiti indesiderati tra i due layers. 5) Il valore della capacit parassita tra gate e source in un pMOSFET con VGS < VTp determinato principalmente da: a. Capacit della regione di svuotamento sotto al canale del dispositivo. b. Capacit tra gate e strato di inversione nel canale del dispositivo. c. Capacit della giunzione di source - substrato. 6) Quanto vale il rapporto tra le resistenze equivalenti di un nMOSFET e un pMOSFET con dimensioni rispettivamente (Wn=1 m, Ln=2 m) e (Wp=2 m, Lp=1 m): a. Rn/Rp = 1. b. Rn/Rp = 1/2. c. Rn/Rp = 2. 7) Quanto vale il consumo di potenza dinamico di una porta logica alimentata a VDD=2.5 V, la cui uscita commuta una capacit CL= 100 fF tra VOL=0.2 V e VOH=2.2 Va una frequenza f=1 GHz: W PDIN = 8) Hai progettato un invertitore CMOS in modo che la tensione di soglia logica VM=VDD/2. Dalla linea di fabbricazione per escono transistor con V'Tno=VTno+V, V'Tpo=VTpo+V, dove V=0.1 V. Cosa succede a VM? a. VM>VDD/2 b. VM<VDD/2 c. VM rimane inalterata. 9) Nel layout di un pMOSFET, le regioni di source e drain hanno dimensioni minime determinate da: a. Larghezza W del transistor e regole di layout dei contatti METAL1-PDIFF. b. Lunghezza L del transistor e regole di layout dei contatti METAL1-PDIFF. c. Lunghezza L e larghezza W del transistor. 10) Considera una linea di interconnessione da A a B che introduce un ritardo tAB=400 ps; se a met della linea introduci un buffer che aggiunge un ritardo tbuf=50 ps (calcolato includendo la capacit di carico della linea), quanto vale il nuovo ritardo t'AB? a. t'AB = 450 ps. b. t'AB = 250 ps. c. t'AB = 400 ps. 11) Qual il fan-out complessivo F=Cext/Cin che minimizza il tempo di propagazione di una catena di N=6 invertitori CMOS bilanciati, ciascuno con fan-out f=4? F= 12) Quanto vale il tempo di propagazione normalizzato tp/tpo di un invertitore CMOS che pilota una capacit esterna Cext=3Cint: tp/tpo = 13) Se all'invertitore della domanda precedente connetto in parallelo un altro invertitore identico, lasciando inalterata la capacit esterna Cext, come cambia tp/tpo? tp/tpo = 14) Quali regioni di funzionamento attraversa un nMOSFET con VS=0 V, VG=1.1 V, VD=0.9 V, quando VB viene portata da 0 V a 2.5 V (parametri dell'effetto body n=0.4 V1/2, F=0.3 V): a. Triodo poi saturazione classica (pinch-off). b. Saturazione di velocit poi saturazione classica. c. Saturazione di velocit, saturazione classica, spegnimento (cut-off).

TIPO A

15) Quanto vale il consumo di potenza statico di un invertitore alimentato a VDD=2.5 V, con la tensione di ingresso fissa alla tensione di soglia logica VM=1.2 V, e con l'nMOSFET di dimensioni Wn/Ln = 1 m/0.25 m: W PST = 16) Quanto vale il rapporto tra il tempo di propagazione intrinseco della porta logica che implementa la funzione Y = A B + C + D e quello di una NAND a tre ingressi: tpo1/ tpo2= 17) In una NOR a N ingressi si ha: a. tpHL N e tpLH N b. tpHL N2 e tpLH N c. tpHL N e tpLH N2 18) Se in un invertitore CMOS viene raddoppiata la lunghezza di canale L dei due transistor, in prima approssimazione accade che: a. Raddoppiano la capacit di ingresso Cg, le resistenze equivalenti Rp e Rn e la capacit intrinseca di uscita Cint. b. Raddoppiano Cg, Rp e Rn; Cint non varia. c. Raddoppia Cg; Rp, Rn e Cint non variano. 19) Se in un invertitore CMOS la tensione di alimentazione VDD viene dimezzata: a. Il consumo di potenza dinamico PDIN e i tempi di propagazione tp diminuiscono di un fattore 2. b. PDIN cala di un fattore 4 e tp di un fattore 2. c. PDIN cala di un fattore 4 e tp aumenta. 20) Con riferimento alla figura seguente

23) Determina il valore del tempo di propagazione normalizzato dal terminale C all'uscita Y nel caso in cui la capacit esterna Cext = 10CgC: tpCY/tpo= 24) Considera una porta NOR e una porta NAND, entrambe a due ingressi, realizzate con transistor tutti con stesse dimensioni W/L, e connesse come nella figura sottostante.

A B

C D

Se A=1, B=0, C=0 e D=1, la tensione al nodo Z: a. VZ > VDD/2 b. VZ = VDD c. V Z = 0 d. VZ < VDD/2 25) Se invece A=1, B=1, C=0, D=0, quale delle quattro risposte precedenti corretta? 26) Infine, se A=1, B=1, C=1 e D=0, quale delle quattro risposte corretta? 27) Con riferimento alla figura sottostante:

VDD Y GND B A C D

MET CON NDIFF PDIFF POLY

Determina la funzione logica realizzata dal circuito il cui layout rappresentato nella figura. Y= 21) Determina il valore del parametro p del circuito: p= 22) Determina i valori dei parametri g (logical effort) del circuito: gA= gB= gC= gD=

sapendo che la capacit esterna Cext = 30Cin, dove Cin la capacit di un terminale di ingresso, determina il valore ottimale del parametro h (gate effort) h= 28) Determina il valore del tempo di propagazione normalizzato: tp/tpo= 29) Determina il valore dei fattori di scala Sk rispetto all'invertitore di riferimento, sapendo che Cin = 4Cg,inv: S1= S2= S3= 30) Sapendo che l'invertitore di riferimento bilanciato e utilizza nMOSFET con Wn,inv=0.5 m, determina le dimensioni fisiche dei transistor della porta NAND: Wn3= Wp3=