EIE 446 - SISTEMAS DIGITALES Tema 7: Latches, Flip-Flops y Temporizadores

Nombre del curso: Sistemas Digitales

Nombre del docente: Hctor Vargas

OBJETIVOS DE LA UNIDAD
Utilizar puertas lgicas para construir latches bsicos.
Estudiar la diferencia entre un latch S-R y un latch D. Conocer la diferencia entre un latch y un flip-flop. Explicar en que se diferencian los flip-flops S-R, D y J-K. Estudiar: Retardo de propagacin, tiempo de establecimiento (setup time), tiempo de mantenimiento (hold time), frecuencia mxima de funcionamiento, ancho mnimo del impulso de reloj, disipacin de potencia. Emplear flip-flops en aplicaciones sencillas. Estudiar los circuitos monoestables.

Estudiar el temporizador 555 cuando se conecta para operar como multivibrador a-estable o como monoestable.

LATCHES
Un latch es un dispositivo de almacenamiento temporal que tiene dos estados estables SET y RESET (tambin llamados biestables). Es una forma bsica de memoria. El latch S-R (Set-Reset) es el tipo ms bsico. Puede ser construido mediante puertas NOR o NAND. Con puertas NOR el latch responde a entradas activas en ALTA. Con puertas NAND responde a entradas activas en BAJA.
R Q S Q

NOR Active-HIGH Latch

NAND Active-LOW Latch

LATCHES
El latch S-R activo a nivel ALTO est en una condicin de estado estable (latched = enganchado) cuando ambas entradas estn a nivel BAJO.
Asumamos que latch est inicialmente en estado RESET (Q = 0) y que las entradas estn en sus niveles inactivos (0). Para pasar el latch a estado SET (Q = 1), una seal momentnea a nivel ALTO se aplica a la entrada S mientras la entrada R permanece a nivel BAJO. Para poner el latch en estado RESET (Q = 0), una seal en estado ALTO se aplica momentneamente a la entrada R mientras la entrada S permanece en estado BAJO.
0 R 1 0 Q Latch inicialmente RESET

0 1
0 S 0 R 1 0

1 0 0 S

Latch initially SET

Q

LATCHES
El latch S-R activo a nivel BAJO est en una condicin de estado estable (latched = enganchado) cuando ambas entradas estn a nivel ALTO.
Asumamos que el latch est inicialmente en estado RESET (Q = 0) y que las entradas estn en su nivel inactivo (1). Para pasar el latch a estado SET (Q = 1), una seal momentnea a nivel BAJO se aplica a la entrada S mientras la entrada R permanece a nivel ALTO. Para poner el latch en estado RESET una seal momentnea a nivel BAJO se aplica a la entrada R mientras S es ALTO.
1 S 1 0 Q Latch inicialmente RESET

1 0
1 R 1 S 1 0

No aplicar nunca un nivel activo a la entrada SET y RESET al mismo tiempo (estado invlido).

Latch initially 1 SET 0

1R Q

LATCHES
La tabla de verdad de un latch S-R con entrada activa a nivel BAJO se muestra a continuacin.

Entradas S 1 0 1 0 R 1 1 0 0

Salidas

Q
NC 1 0 1

Q
NC 0 1 1

Comentarios

No cambio SET RESET No valido

LATCHES
El latch S-R activo a nivel BAJO est disponible como C.I. 74LS279A.
Cuenta con cuatro latches internos con dos que tienen entradas S. Para poner en estado SET cualquiera de los latches, la lnea S debe ser puesta en bajo. S-R latches se usan frecuentemente para circuitos que eliminan el rebote de conmutacin:
VCC
(2) (3) (1) (6) (5) (11) (12) (10) (15)
2

1S1 1S2 1R 2S 2R 3S1 3S2 3R 4S 4R

(4)

1Q

(7)

2Q

(9)

3Q

S R

Q S R
Posicin 1a2 Posicin 2a1

(13)

(14)

4Q

74LS279A

LATCHES
Un latch con entrada de habilitacin es una variacin del latch bsico.
Este latch tiene una entrada adicional, llamada de habilitacin o enable (EN) que debe estar en ALTO a fin de que el latch responda a las entradas S y R. Mostrar la salida Q en relacin a las seales de entrada. Asuma que Q comienza en BAJO.
S Q EN Q R

Recordar que S y R estn solamente activas cuando EN es ALTO. S R EN Q

LATCHES
El latch D con entrada de habilitacin es una variacin del latch S-R ya que combina las entradas S y R en una nica entrada D como se muestra a continuacin:
D EN
Q

D EN

Una regla de funcionamiento simple para el latch D es:

Q sigue a D cuando la entrada Enable est activa.

LATCHES
La tabla de verdad de un latch D resume su modo de operacin. Si EN est en un nivel BAJO, entonces no hay cambio en la salida y est enganchado.

Entradas

Salidas Q Q
Comentarios

D 0 1 X

EN 1 1 0

0 1 Q0

1 0 Q0

RESET SET No cambio

LATCHES
D EN

Determinar la salida Q para el latch D, de acuerdo a las entradas dadas.

D
EN Q

Observe que la entrada Enable (EN) no est activo durante estos tiempos, de modo que la salida est enganchada.

FLIP-FLOPS
Un flip-flop difiere de un latch en la manera en que cambia de estados. Un flipflop es un dispositivo disparado por una seal de reloj, en el cual solamente un flanco del pulso de reloj determina cuando se ingresa un nuevo bit.
El flanco activo puede ser positivo o negativo.

D C

D C

Indicador de entrada dinmico

Q (a) Positive edge-triggered

Q (b) Negative edge-triggered

FLIP-FLOPS
La tabla de verdad para un flip-flop tipo D disparado por flanco positivo muestra una flecha hacia arriba para recordar que es sensible a su entrada D solamente en el flanco de subida de la seal de reloj; En cualquier otro caso, est enganchado. La tabla de verdad para un flip-flop tipo D disparado por flanco negativo es idntica excepto por la direccin de la flecha.

Entradas
D 1 0 CLK

Salidas
Q 1 0 Q 0 1
Comentarios

Entradas
D 1 0 CLK

Salidas
Q 1 0 Q 0 1
Comentarios

SET RESET

SET RESET

(a) Disparado por flanco positivo

(b) Disparado por flanco negativo

FLIP-FLOPS
El flip-flop tipo J-K es ms verstil que el flip-flop tipo D. Adems de la entrada de reloj, tiene dos entradas, etiquetadas como J y K. Cuando ambas entradas J y K = 1, la salida cambia de estado (bascula) en el flanco de reloj activo (en este caso, el flanco de subida).

Entradas J 0 0 1 1 K 0 1 0 1 CLK

Salidas Q Q0 0 1 Q0 Q Q0 1 0 Q0 Comentarios

No cambio RESET SET Basculacin

FLIP-FLOPS
Determinar la salida Q para el flip-flop J-K, dadas las entradas que se muestran.

J CLK K

Observe que la salida cambia en el flanco de subida de la seal de reloj.

Set
CLK J K Q

Basculacin

Set

Latch

FLIP-FLOPS
Un flip-flop tipo D no tiene un modo de basculacin como el flip-flop J-K, pero se puede bascular su modo de conmutacin al conectar Q hacia atrs a la entrada D como se muestra en la figura de abajo. Esto es til en algunos contadores que se vern en el Captulo 8. Por ejemplo, si Q es BAJO, Q es ALTO y el flip-flop cambiar en el prximo flanco de reloj. Dado que el flip-flop slo cambia durante su flanco activo, la salida solamente cambiar una vez por cada pulso de reloj.
D CLK CLK

Flip-flop D conectado para conmutar de forma alterna

FLIP-FLOPS
Otro tipo de flip-flop que conviene mencionar es el flip-flop tipo T. al igual que el flip-flop tipo D tiene slo una entrada de excitacin. Sin embargo, difiere del anterior en su comportamiento de transicin.

T C

T C

Indicador de entrada dinmico

Q (a) Positive edge-triggered

Q (b) Negative edge-triggered

FLIP-FLOPS
La tabla de verdad del flip-flop tipo T se encuentran a continuacin. Si observamos la tabla a podemos entender el funcionamiento de este dispositivo durante la transicin de estado. Cuando la entrada al dispositivo es un 1 la salida (o estado siguiente despus de la transicin) es el complemento de la salida actual. Si la entrada es un 0, entonces se mantiene la salida actual.

Entradas
T 1 0 CLK

Salidas
Q Q Q Q 0 1
Comentarios

Entradas
T 1 0 CLK

Salidas
Q Q Q Q 0 1
Comentarios

Cambio No Cambio

Cambio No cambio

(a) Disparado por flanco positivo

(b) Disparado por flanco negativo

FLIP-FLOPS
Las entradas sncronas se transfieren durante el flanco de disparo de reloj (por ejemplo, la entrada D o J-K). La mayora de los flip-flops tienen otras entradas que son asncronas, lo cual quiere decir que ellas afectan a la salida independientemente del reloj.
PRE

Dos de tales entradas se etiquetan comnmente como preset (PRE, inicializacin) y clear (CLR, borrado). Estas entradas se activan usualmente en BAJA. Un flip-flop J-K con preset y clear activas en BAJO se muestra en la figura de la derecha.

J CLK K

CLR

FLIP-FLOPS
J

PRE

Q
CLK

Determinar la salida Q para el flip-flop J-K, dadas las entradas que se muestran.

Set
CLK J

Basculacin

Set

Reset

Basculacin

Latch
CLR

K
PRE CLR

Set
Reset

CARACTERSTICAS DE OPERACIN DE LOS FLIP-FLOPS

El retardo de propagacin se especifica como el tiempo requerido para que se produzca un cambio en la salida una vez que se ha aplicado un cambio en la entrada. Se mide entre el 50% del nivel de la seal de reloj hasta el 50% del nivel en la transicin de salida.
50% point on triggering edge

CLK

CLK

50% point

Q tPLH

50% point on LOW-toHIGH transition of Q

Q tPHL

50% point on HIGH-toLOW transition of Q

El retardo de propagacin tpico para el 74AHC de la familia (CMOS) es 4 ns. Para aplicaciones especficas existen componentes con retardos menores.

CARACTERSTICAS DE OPERACIN DE LOS FLIP-FLOPS

Otra especificacin de retardo de propagacin es el tiempo requerido por una entrada asincrnica que causa un cambio en la salida. De nuevo, se mide desde entre los 50% de los niveles. La familia 74AHC ha especificado retardo de tiempo inferiores a 5 ns.

PRE

50% point

CLR

50% point

Q tPHL

50% point

Q tPLH

50% point

CARACTERSTICAS DE OPERACIN DE LOS FLIP-FLOPS

Tiempo de establecimiento (set-up time) y tiempo de mantenimiento (hold time) son los tiempos requeridos antes y despus de la transicin de reloj en que los datos deben estar presentes para que sea una temporizacin de reloj confiable en el flip-flop. Set-up time es el mnimo tiempo para que los datos deben mantenerse presentes antes de que se haga presente el impulso de reloj. Hold time es el mnimo tiempo para que los datos deben mantenerse presentes despus de que se haga presente el impulso de reloj.
D CLK

Set-up time, ts
D CLK

Hold time, tH

CARACTERSTICAS DE OPERACIN DE LOS FLIP-FLOPS

Otras especificaciones incluyen la mxima frecuencia de reloj, mnimo ancho de pulso para varias entradas, y disipacin de potencia. La disipacin de potencia es el producto del voltaje aplicado y la corriente promedio requerida.
Una comparacin til entre familias lgicas es el producto velocidadpotencia que utiliza dos de las especificaciones vistas anteriormente: el retardo de propagacin promedio y la disipacin de potencia promedio. La unidad es la energa. Cul es el producto velocidad-potencia para el C.I. 74AHC74A? Usar los datos de la tabla 9-5 para determinar la respuesta. De la tabla 9-5, el retardo de propagacin promedio es 4.6 ns. La potencia disipada en reposo es 1.1 mW. Por lo tanto, el producto velocidad-potencia es 5 pJ

APLICACIONES DE LOS FLIP-FLOPS

Las principales aplicaciones con flip-flops son para almacenamiento temporal de datos, divisores de frecuencia y contadores (los cuales se vern en la prxima unidad). Tpicamente, en las aplicaciones de almacenamiento de datos, un grupo de flipflops se conectan a lneas de datos en paralelo y seal de reloj. Los datos se almacenan hasta que ocurre un pulso de reloj.
D C

Lneas de salida Q0
R

D C

Q1
R

Q2
C R

Lneas de entrada de datos en paralelo

Q3
C

Reloj
Borrado

APLICACIONES DE LOS FLIP-FLOPS

Para divisin de frecuencia, es fcil usar un flip-flop en modo de basculacin (toogle) o encadenar una serie de flip-flops en modo basculacin para seguir dividiendo por 2.
HIGH HIGH

Un flip-flop dividir fin por 2, dos flip-flops dividirn fin por 4 (y as sucesivamente). Un beneficio adicional de la fin divisin de frecuencia es que la salida tiene un ciclo de trabajo exacto de 50% de la entrada. fin Formas de onda:
fout

QA
CLK

QB
CLK

fout

MONOESTABLES
Un multivibrador monostable es un dispositivo que tiene solamente un estado estable. Cuando se dispara, va a su estado inestable por un periodo de tiempo predeterminado, luego retorna a su estado estable.
+V REXT CEXT
CX RX/CX

Para la mayora de los monoestables, El periodo de tiempo en el estado inestable (tW) se determina por medio de un circuito RC.
Disparo

Disparo

Q
tW

MONOESTABLES
Un monoestable no-redisparable no responde a un disparo que ocurre durante un estado inestable. Por el contrario, los monoestables redisparables si responden a un disparo durante un estado inestable. Si el disparo ocurre durante el estado inestable, el estado se extiende por una cantidad igual al ancho del pulso.

Monoestable redisparable:
Disparado Redisparo

Q
tW

MONOESTABLES
Una aplicacin para un monoestable re-disparable es un circuito detector de fallo de energa. Los disparos se derivan desde una fuente de energa ac que dispara el monoestable de forma continua. En el caso de un fallo de energa, el monoestable no se dispara y una alarma se inicia para indicar tal anomala.

Disparos derivados desde fuente ac Redisparos tW tW Redisparos tW

Disparo faltante debido a un fallo de energa

Indicacin de fallo de energa

EL TEMPORIZADOR 555
El temporizador 555 se puede configurar de varias maneras, incluyendo la posibilidad de configurarlo como monoestable. Un monoestable bsico se muestra en la figura. El ancho de pulso se determina por las constantes R1C1 y es aproximadamente tW = 1.1R1C1.
+VCC

(4)

(8)

R1
(7) RESET

VCC
(3)

DISCH
(6)

El disparo es un pulso negativo.

THRES

OUT
(5)

(2)

TRIG CONT GND

(1)

tW = 1.1R1C1

C1

EL TEMPORIZADOR 555
Determinar el ancho de pulso para el circuito que se muestra en la figura.

tW = 1.1R1C1 = 1.1(10 kW)(2.2 mF) = 24.2 ms

+VCC +15 V

R1
10 kW

(4) (7) RESET

(8)

VCC
(3)

DISCH
(6) (2)

THRES

OUT
(5)

C1
2.2 mF

TRIG CONT GND

(1)

tW = 1.1R1C1

EL TEMPORIZADOR 555
El 555 se puede configurar tambin como un multivibrador aestable bsico como se muestra en el siguiente circuito. En este circuito C1 carga a travs de R1 y R2 y descarga a travs de R2. La frecuencia de salida est dada por:
+VCC

1.44 R1 2R2 C1

R1
(7) (6) (2)

(4)

(8)

La frecuencia y ciclo de trabajo se configuran por R2 estos componentes.

C1

RESET DISCH THRES

VCC
(3) (5)

OUT

TRIG CONT GND

(1)

EL TEMPORIZADOR 555
Dadas las componentes, se puede leer la respuesta desde el grfico. Alternativamente, se puede usar el grfico para tomar los componentes de una frecuencia deseada.
+VCC
100

10 1.0

R1
(7)
10 1 1M 0k 10 10 kW MW kW W

(4)

(8)

C1 (mF)

RESET DISCH THRES

VCC
(3) (5)

0.1

R2
C1

(6) (2)

OUT

0.01 0.001 0.1

TRIG CONT GND

(1)

1.0

10

100

1.0k

10k

100k

f (Hz)

PALABRAS CLAVES DE LA UNIDAD Latch Un circuito digital biestable usado para almacenar un bit. Biestable Que tiene dos estados estables. Los Latches y flip-flops son
biestables multivibradores.

Reloj Un entrada de disparo de un flip-flop. flip-flop D Un tipo de biestable multivibrador en que la salida asume el estado
de la entrada D en el flanco de disparo de un pulso de reloj.

flip-flop J-K Un tipo de flip-flop que puede operar en los modos SET, RESET, nocambio, y basculacin.

PALABRAS CLAVES DE LA UNIDAD Retardo de El intervalo de tiempo requerido desde que una seal de propagacin entrada ha sido aplicada y se observa el resultado de cambio
en la salida.

Tiempo de Intervalo de tiempo mnimo que los niveles lgicos deben establecimiento mantenerse constantes en las entradas antes de que llegue el
flanco de disparo del impulso de reloj.

Tiempo de Intervalo de tiempo mnimo que los niveles lgicos deben mantenimiento mantenerse constantes en las entradas despus de que haya
pasado el flanco de disparo del impulso de reloj.

Temporizador Un circuito que se puede utilizar como un monoestables o

como un oscilador.

BIBLIOGRAFA
Libro base: Fundamentos de Sistemas Digitales. Autor: Tomas L. Floyd. Libro complemento: Principios de Diseo Digital. Autor: Daniel D. Gaski.