Diseo y simulacin de un regulador de histresis con frecuencia de conmutacin fija.

J. M. Lozano. Los requisitos para la alimentacin de los microprocesadores de ltima generacin existentes en el mercado, han influido notablemente en el gran auge de los convertidores DC/DC. El control de histresis ha llegado a ser muy popular en las fuentes de alimentacin con rpida respuesta transitoria debido a su simplicidad y a las caractersticas dinmicas que ofrece. Este trabajo propone tres tcnicas que permiten a un regulador de histresis trabajar a frecuencia de conmutacin fija. Esto permite optimizar el diseo del filtro y reducir su coste, peso y volumen. _______________________________________________________________

1 Introduccin.
Los microprocesadores de ltima generacin existentes en el mercado, han influido notablemente en el gran auge de los convertidores DC/DC. Estos resultan tiles cuando la carga requiere una corriente o una tensin continua especifica, y la fuente parte de un valor de continua diferente. Los requisitos para la alimentacin de los microprocesadores, se centran en: mayores corrientes, menores tensiones de salida con una sensibilidad menor a los saltos de carga y un tiempo de respuesta inferior. Debido a esto, se han incrementado las necesidades para motivar el diseo de los microprocesadores con transistores y componentes electrnicos ms pequeos y precisos, los cuales, minimicen el voltaje de entrada. El diseo de los filtros en la actualidad se efecta para el peor caso posible, esto es, para la frecuencia de conmutacin mnima del sistema. Esto conlleva la eleccin de los componentes de un valor elevado y por tanto, un elevado peso, un elevado volumen y un gran coste. Ya que la frecuencia puede ser mayor durante un cierto tiempo, resultado debido a que el diseo que se ha llevado a cabo es, por definicin, conservador y alejado de su comportamiento ptimo. Esta problemtica se puede resolver trabajando a una frecuencia de conmutacin fija. De esta manera se consigue que los cambios debidos a las variaciones que se producen en la carga, las variaciones en la tensin de alimentacin y la variacin en

los valores nominales de los dispositivos debido a los cambios de temperatura, no afecten al sistema. Mediante la utilizacin de un convertidor buck sncrono con un control de histresis insensible a los parsitos, se introducen, diferentes propuestas para poder fijar esta frecuencia de conmutacin en los sistemas. Dichas propuestas intentan abarcar diferentes mtodos para llegar a fijar la frecuencia de conmutacin, desde una banda de histresis fija del comparador, a conseguir variar esta banda segn las necesidades del sistema para mantener la frecuencia fija. Se pretende conseguir una frecuencia de conmutacin fija sin deteriorar de forma apreciable la tensin de salida. En concreto, se pretende mantener prcticamente invariable la respuesta transitoria del regulador frente a los saltos abruptos de la carga.

2 Planteamiento del problema. 2.1 Convertidor buck sncrono.

Una variacin de la etapa tradicional de potencia del convertidor buck, es el buck sncrono [1]. El diodo de circulacin libre es sustituido por un transistor MOSFET de potencia. El FET se selecciona de modo que sus prdidas en conduccin sean menores que las prdidas del diodo, para as aumentar la eficiencia del convertidor. Otras consideraciones de la etapa sncrona de potencia del buck, es la de prevenir la conduccin simultnea de ambos interruptores.

El circuito que corresponde al driver debe asegurar que esto no ocurra mediante un pequeo tiempo con los dos interruptores apagados, para prevenir la conduccin de corrientes perjudiciales para los FETs.

Siendo vo la salida del modelo:

vo = vc + Rc C

vc 2vc + Lc C 2 t t

(4)

2.3 Control de histresis insensible a los parsitos.

El control de histresis ha llegado a ser muy popular en las fuentes de alimentacin con rpida respuesta transitoria para la alimentacin de microprocesadores, ya que constituye una solucin de control simple con unas caractersticas dinmicas excelentes.

Figura 1. Esquema del convertidor buck sncrono.

2.2 Modelo dinmico del convertidor buck sncrono.

El modelo de los convertidores de potencia incluye elementos parsitos en los interruptores de potencia, R1 y R2, en la salida del inductor Rl, y en la salida del condensador Rc y Lc, como se muestra en la figura 2, [2].

Figura 3. Control de histresis condensador de desacoplo Cd.

con

Figura 2. Modelo del convertidor buck sncrono.

La resistencia R representa el valor nominal de la carga y la fuente de corriente iload, caracteriza el alto slew-rate de la corriente, definindose la corriente de la carga como io. Se puede deducir que el voltaje en la salida de los interruptores vd del convertidor buck sncrono se expresa como:

La figura 3, muestra el regulador de histresis que se toma como punto de referencia de este trabajo. El control de histresis est formado por una red de sensado (Rd, Ca, Cd, Ra, Ro y Ca), un comparador de histresis y un circuito driver. La frecuencia de conmutacin de este regulador es variable, aunque insensible a los parsitos de los componentes del convertidor buck sncrono. Mediante la red de sensado de las tensiones vd y vo, se obtiene la seal de entrada al comparador de histresis va, la cual puede escribirse como:

vd = [Vi + (R 2 R1) il ] u R 2 il
El modelo dinmico no lineal convertidor se puede expresar como:

(1)
del

va (s) = Gad (s) vd (s) +Gao s vo (s)

(5)

donde las ganancias se representan como:

il = vd RL iL vo t
vc vo = iL iload t R

(2)

Gad(s) =

s Kds + Kps + Ki
2

(6)

(3)

Gao(s) =

(Kpos + Ki)
Kds 2 + Kps + Ki

(7)

Siendo:

kd = Rd Ca, kp = kpf + kpo, kpo = Rd Rp , Rp= (Ro Ra) (Ro+ Ra) , Kpf = 1 + Ca Cd , Ki = 1 (Rd Cd ) , = Rp Ro
2.4 Anlisis de la frecuencia de conmutacin.
Para poder simplificar el anlisis se plantean las siguientes aproximaciones [2]: La ondulacin del voltaje es pequeo en comparacin de las componentes en DC. Las constantes de tiempo en el circuito de potencia son elevadas referente a los periodos de conmutacin Ts. Los retrasos en el circuito de control son agrupados en la constante td.

A partir de (8) y de definir la ondulacin de vd como vd (vd )u =1 (vd )u =0 , se escribe:

kd Va = Vd

(11)

Usando (9), (10) y (11), la frecuencia de conmutacin se puede expresar como:

fs =

1 D(1 D ) Vd = Ts Vd td + h kd

(12)

Los valores del ciclo de trabajo D y la ondulacin de vd, se pueden determinar fcilmente de la solucin del estado estacionario del modelo (1)-(4):

D=

Vo + (R 2 + RL ) Io Vd

(13) (14)

Despus de asumir estas aproximaciones, se puede decir que el voltaje Va se caracteriza como una seal rampa.

Vd = Vi + (R 2 R1) Io

kd

va = vd t

(8)

Obsrvese como la frecuencia de conmutacin varia con la tensin de salida vo, la tensin de entrada vi y la corriente de carga io. A continuacin se presentan distintas soluciones para fijar la frecuencia de conmutacin.

3 Soluciones. 3.1 Frecuencia de conmutacin fija mediante reloj externo.

Figura 4. Forma de onda de va en un periodo de conmutacin.

La figura 4 muestra la forma de onda de Va en un periodo de conmutacin. Obsrvese que la ondulacin Va , es mayor que la ventana de histresis h debido al retraso td,

Esta solucin se basa en la introduccin de un reloj externo en la red de sensado, como puede verse en la figura 5 [3].

Va = h + Va td
donde Va se define como:
va Va t u=1

(9)

va t

u=0

Va (10) D (1 D) Ts

Figura 5. Diagrama de bloques reloj externo.

Para conseguir una frecuencia de conmutacin fija, el reloj externo debe ser colocado de manera que garantice una frecuencia superior a la frecuencia que tiene el propio sistema. Si se introduce una seal de reloj externo con la polaridad incorrecta, lo que se consigue es que la frecuencia del sistema no cambie. Si la frecuencia del reloj es inferior a la frecuencia inferior del sistema, lo que se conseguira es variar la frecuencia del sistema de forma diferente a como lo hara este. Con una polarizacin correcta y una frecuencia superior a la del sistema conseguimos fijar la frecuencia. Viendo lo anterior, se puede expresar la polaridad del reloj externo como:

Figura 7. Diagrama de bloques de la seleccin de la banda de histresis en lazo abierto.

La tabla 1 refleja el valor de la frecuencia de conmutacin para distintos valores de amplitud de la banda de histresis h.
h(mV) 1 2 5 7 10 15 20 25 30 35 40 f(no-load) Khz 4000 1800 1100 680 480 300 200 130 80 55 40 F(full-load) Khz 4500 2100 1300 800 570 350 225 145 90 60 43

Va = vd + vo Clock

(15)

Debido a los saltos de carga impuestos por las variaciones en el consumo, la frecuencia presenta unos valores muy altos en los transitorios de la seal, como puede verse en la figura 6.

Figura 6. Frecuencia de conmutacin fija mediante reloj externo.

Tabla 1. Valores de frecuencia asociados a una banda de histresis fija.

Es interesante observar como la frecuencia s es constante en rgimen estacionario, an con consumos distintos.

3.2 Frecuencia de conmutacin fija mediante PLL.

Tambin se ha propuesto una solucin basada en un control de histresis con una banda de histresis variable. En primer lugar se ha efectuado un estudio del comportamiento de esta solucin en lazo abierto. La figura 7 muestra el diagrama de bloques.

Estos resultados muestran claramente que la frecuencia puede ser controlada mediante el parmetro h. La figura 8 muestra el diagrama de bloques de la solucin propuesta en lazo cerrado. Con esta solucin no es necesario sensar la frecuencia, ya que esta se ajusta mediante el PLL. La salida del PLL es el valor de la banda de histresis [4]. El control propuesto sensa la variable de conmutacin de los transistores u, y con la incorporacin de una seal de reloj externo y el PLL, se consigue que la frecuencia de conmutacin de los transistores u coincida con la frecuencia del reloj externo.

Figura 11. Frecuencia de conmutacin fija (KHz) mediante PLL con ganancia variable.

Figura 8. Diagrama de bloques de la solucin mediante un PLL con ganancia constante.

3.3 Frecuencia de conmutacin fija mediante PID.

La ltima solucin est basada tambin en un comparador de histresis con una banda de histresis variable. La banda de histresis se fija por la salida de un regulador lineal PID, cuyas entradas son la medida de la frecuencia del sistema y su valor constante de referencia, vase la figura 12 [5].

Si la seal de salida del PLL se multiplica por una ganancia de valor constante kh, se consigue una frecuencia constante en rgimen estacionario, pero las frecuencias en los transitorios son de valor elevado, como puede verse en la figura 9.

Figura 9. Frecuencia de conmutacin fija (KHz) mediante PLL con ganancia constante.

Se consigue que la frecuencia en los transitorios disminuya haciendo que la ganancia variable kh, se ajuste mediante el valor de la corriente de carga. Tambin se acorta el tiempo en el que la frecuencia es distinta a la deseada, vase la figura 11.

Figura 12. Diagrama de bloques de la solucin mediante un PID.

A continuacin se evala la influencia de los parmetros kp, kd y ki sobre la tensin de salida y la frecuencia de conmutacin. La figura 13 muestra como el trmino proporcional produce una frecuencia de conmutacin con variaciones no deseadas.

Figura 10. Diagrama de bloques de la solucin mediante un PLL.

Haciendo que esta variable vari dependiendo del salto de carga. De esta manera se consigue que las frecuencias de los transitorios disminuyan. Tambin se acorta el tiempo en el que la frecuencia es distinta a la deseada, vase la Figura 11.

Figura 13. Tensin de salida y frecuencia (KHz) con kp=01, ki=0 y kd=0.

4 Conclusiones.
Con las soluciones propuestas, es posible fijar la frecuencia de conmutacin del sistema. Esto permite mejorar las caractersticas del sistema, debido a que las variaciones en la tensin de alimentacin, en la carga y en la temperatura no influyen en el comportamiento del sistema. Tambin se optimiza el diseo del filtro, consiguiendo un valor en los componentes de forma adecuada, reduciendo el coste, el peso y el volumen. La eleccin de una de estas soluciones depende de las especificaciones requeridas en el sistema. La implementacin mediante PID se elige como mejor opcin, debido a que aporta la posibilidad de seleccionar la frecuencia de trabajo del sistema y permite un ajuste de sus caractersticas tcnicas mediante un regulador lineal PID.

Figura 14. Tensin de salida y frecuencia (Hz) con kd=01, ki=0 y kd=0.

Podemos observar en la figura 15 como el mejor comportamiento se obtiene con el trmino integral.

Referencias.
[1]Designing Fast Response Synchronous Buck Regulators Using the TPS5210, http:\\www.ti.com. [2] M. Castilla, L. Garca de Vicua, J.M. Guerrero, J. Matas and J. Miret, Design of voltage-mode hysteretic controllers for synchronous buck converters supplying microprocessor loads, IEE Proc.-Electr. Power Appli., Vol. 152, No. 5, September 2005, pp. 1171-1178. [3] Miftakhutdinov, R. An analytical comparison of alternative control techniques for powering next-generation microprocessors. Proc. Texas Instruments, updated 2002. [4] Malesani, L., Mattavelli, P., and Tomasin, P. Improved constant-frequency hysteresis current control of VSI inverters with simple feedforward bandwidth prediction, IEEE Trans. on industry applications, VOL. 33, NO.5, September/October 1997. [5] M. da S. Vilela, J. A. Vilela Jr., L. C. de freitas, E. A. A. Coelho, J. B. Vieira Jr. and V. J. de Farias. Proposal of a hysteresis control technique with almost constant frequency applied to the three phase boost converter. IEEE 0-7803-7912-8/03 2003 pp. 980-984.

Figura 15. Tensin de salida y frecuencia (KHz) con ki=01, kp=0 y kd=0.

Se ha efectuado un barrido de este parmetro eligiendo una solucin final de un valor de ki = 005. La figura 16 muestra el comportamiento del sistema para este valor de ki.

Figura 16. Tensin de salida y frecuencia (KHz) con ki=005, kp=0 y kd=0.