INTRODUCCIN

A pesar de que el bus tiene una significacin muy elemental en la forma de funcionamiento de un sistema de ordenador, el desarrollo del bus del PC representa uno de los captulos ms oscuros en la historia del PC. Aunque lBM intent conseguir un sistema abierto y de hacer p blica todo tipo de informacin, interrumpi la documentacin de los pasos e!actos de las se"ales del bus, seguramente ba#o el supuesto de que nadie necesitara esta informacin. $% bus representa bsicamente una serie de cables mediante los cuales pueden cargarse datos en la memoria y desde all transportarse a la CP&. Por as decirlo es la autopista de los datos dentro del PC ya que comunica todos los componentes del ordenador con el microprocesador. $l bus se controla y mane#a desde la CP&. $l ob#eti'o de conectar una tar#eta a un bus de e!pansin es que (sta funcione como si estu'iera directamente conectada al procesador. Con el fin de hacer factible estas caractersticas el bus de e!pansin )* presentaba el mismo ancho de bus +, bits- y operaba a la misma 'elocidad de relo# +..// M01- que el propio procesador ,2,,. Con la e'olucin de los procesadores tambi(n hubo una re'olucin en los buses que se haban quedado obsoletos. As cuando en 34,. %BM presenta el PC A* +con el procesador %ntel ,25,6- se rompi la aparentemente inquebrantable relacin entre bus y microprocesador. Aunque en la practica el relo# del procesador de un A* funciona a la misma 'elocidad que su relo# de bus, %BM haba abierto la puerta a la posibilidad de que este ltimo fuese ms rpido que el relo# del bus. As pues el bus que incorpor el A* fue de un ancho de banda de 36 bits funcionando a ,.77 Mh1. $ste enfoque de dise"o no oficial se denomin oficialmente %8A +%ndustry 8tandard Arquitecture- en 34,,. Puesto que el bus %8A ofreca algunas limitaciones $n %BM se desarroll otro tipo de bus que funcionaba a 32 Mh1 y que soportaba un ancho de banda de 75 bits. $ste bus se monto en la gama P895. $l gran problema de este bus es que no era compatible con los anteriores y necesitaba de tar#etas de e!pansin especialmente dise"adas para su estructura. Como el mercado necesitaba un bus compatible %8A que fuese ms rpido, la mayora de fabricantes establecieron las especificaciones del bus $%8A +$!tended %8A- que ensanchaba la ruta de datos hasta 75 bits, sin embargo la necesidad de compatibilidad con %8A hi1o que este nue'o bus tu'iese que cargar con la 'elocidad bsica de transferencia de %8A +,.77 Mh1-. Pero la gran re'olucin estaba por llegar. Por un lado los procesadores %ntel ,2.,6 y por otro la in'asin en el mercado de los sistemas grficos como :indo;s hicieron necesario la aparicin de un nue'o tipo de bus que estu'iese a la altura de estos hitos. Al mane#arse grficos en color se producan grandes cuellos de botella al pasar del procesador al bus %8A +el ,2.,6 funcionaba a 77 Mh1 y el bus %8A a ,.77 Mh1-. <a solucin era enla1ar el adaptador grfico y otros perif(ricos seleccionados directamente al microprocesador. $s aqu donde surgen los buses locales. =ue >$8A + un organismo de estandari1acin de dispositi'os de 'deo- qui(n present el primer tipo de bus local. 8e le llamo >$8A

FUNCIONAMIENTO DE LOS BUSES

$n el bus se encuentran dos pistas separadas, el bus de datos y el bus de direcciones. <a CP& escribe la direccin de la posicin deseada de la memoria en el bus de direcciones accediendo a la memoria, teniendo cada una de las lneas carcter binario. $s decir solo pueden representar 2 o 3 y de esta manera forman con#untamente el numero de la posicin dentro de la memoria +es decir? la direccin-. Cuanto mas lneas haya disponibles, mayor es la direccin m!ima y mayor es la memoria a la cual puede dirigirse de esta forma. $n el bus de direcciones original haban ya 52 direcciones, ya que con 52 bits se puede dirigir a una memoria de 3 MB y esto era e!actamente lo que corresponda a la CP&. $sto que en le teora parece tan fcil es bastante mas complicado en la prctica, ya que aparte de los bus de datos y de direcciones e!isten tambi(n casi dos docenas ms de lneas de se"al en la comunicacin entre la CP& y la memoria, a las cuales tambi(n se acude. *odas las tar#etas del bus escuchan, y se tendr que encontrar en primer lugar una tar#eta que mediante el en'o de una se"al adecuada indique a la CP& que es responsable de la direccin que se ha introducido. <as dems tar#etas se despreocupan del resto de la comunicacin y quedan a la espera del pr!imo ciclo de transporte de datos que qui1s les incumba a ellas. P@AC$8ABA@ ,2,6 ,2,, ,23,6 ,23,, ,25,6 ,27,6 8) ,27,6 B) ,2.,6 B) ,2.,6 8) P$C*%&M P$C*%&M P@A Bus de direcciones 52 52 52 52 5. 75 75 75 75 75 75 Bus de datos 36 , 36 , 36 36 75 75 75 6. 6.

$ste mismo concepto es tambi(n la ra1n por la cual al utili1ar tar#etas de ampliacin en un PC surgen problemas una y otra 'e1, si hay dos tar#etas que reclaman para ellas el mismo campo de direccin o campos de direccin que se solapan entre ellos. <os datos en si no se mandan al bus de direcciones sino al bus de datos. $l bus )* tena solo , bits con lo cual slo poda transportar 3 byte a la 'e1. 8i la CP& quera depositar el contenido de un registro de 36 bits o por 'alor de 36 bits, tena que desdoblarlos en dos bytes y efectuar la transferencia de datos uno detrs de otro. Be todas maneras para los fabricantes de tar#etas de ampliacin, cuyos productos deben atenderse a este protocolo, es de una importancia bsica la regulacin del tiempo de las se"ales del bus, para poder traba#ar de forma inme#orable con el PC. Pero precisamente este protocolo no ha sido nunca publicado por lBM con lo que se obliga a los fabricantes a medir las se"ales con la ayuda de tar#etas ya e!istentes e imitarlas. Por lo tanto no es de e!tra"ar que se pusieran en #uego tolerancias que de#aron algunas tar#etas totalmente eliminadas.

EL SISTEMA DE BUS
$l bus es algo as como el correo de una computadora. Asume todas las tareas relacionadas con la comunicacin que 'an dirigidas a la placa principal, desde el en'o de paquetes de datos hasta la puesta a punto y super'isin de n meros telefnicos, pasando por la de'olucin de informacin cuando el receptor esta ausente o se retrasa. $l bus 'incula la CP& con la placa madre o con las tar#etas de e!pansin. A tra'(s de el se reproducen caracteres en el monitor o se escriben informaciones procedentes de un escner directamente en la memoria de traba#o, esqui'ando la CP&. $l bus puede, por e#emplo, abastecer una tar#eta de audio con datos en forma de m sica desde la memoria de traba#o, liberando al procesador de esa tarea. Asimismo se encarga de interrumpir sus operaciones si el sistema registra alg n error, ya sea que un sector de la memoria no pueda leerse correctamente o que la impresora, que como no tambi(n opera ba#o su direccin, se haya quedado sin papel. $n pocas palabras, el bus es el elemento responsable de la correcta interaccin entre los diferentes componentes de la computadora. $s, por tanto, su dispositi'o central de comunicacin. @esulta ob'io, pues, que un dispositi'o tan importante y comple#o puede e#ercer una influencia decisi'a sobre el desarrollo de los procesos informati'os. $s tambi(n e'idente que de la capacidad operati'a del bus depender en buena medida el rendimiento general de la maquina.

LOS COMPONENTES DEL BUS

&n bus esta compuesto ni mas ni menos que de conductos. %magneselos simplemente como hilos, porque, a decir 'erdad, esta imagen se acerca mucho a la realidad. $n efecto, buena parte de las cone!iones de la CP& no son sino conductos del bus. 8i e!ceptuamos unas cuantas funciones adicionales, estos conductos constituyen la nica 'a de contacto del procesador con el mundo e!terior. A tra'(s de las mencionadas 'ais, la CP& puede acceder a la memoria de traba#o para interpretar las instrucciones de un programa e#ecutable o para leer, modificar o trasladar los datos ah ubicados. <os conductos especialmente destinados al transporte de datos reciben el nombre de buses de datos . Co basta con que el procesador escriba en el bus de datos sus informacionesDcualquiera que sea su formato, es necesario tambi(n que estable1ca cual 'a a ser el destino de los mismos. $sta operacin se lle'a a cabo seguramente ya lo habr adi'inado a tra'(s de otro grupo de conductos conocido como el bus de direcciones. A los dos ya mencionados debe a"adirse el llamado bus de sistema +tambi(n conocido como bus de control- . 8u participacin es necesaria porque, como ya hemos comentado, al bus se hallan conectados otros dispositi'os, aparte de la CP& y la memoria de traba#o. 8i no e!istiese un mecanismo de control, las operaciones de acceso iniciadas por diferentes componentes en procesos de escritura, lectura o direccionamiento se sumiran en un autentico caos. Para e'itarlo esta el bus del sistema. $ste bus permite el acceso de los distintos usuarios, el se encarga de identificar si se trata de un proceso de escritura o lectura, etc. Por supuesto, el bus el bus de control es, tambi(n, en primera instancia, un sistema de conductos. Pero entonces, Ecmo puede serD se estarn ustedes preguntandoDque un sistema compuesto simplemente por cables sea capa1 de dirigir tareas tan comple#as como el direccionamientoF $sa tarea la asume el controlador de bus, un componente o me#or dicho, un grupo de componentes, de cuya e!istencia aun no habamos hablado. $l controlador es el autentico cerebro del sistema de bus. 8e ocupa, a tra'(s del bus del sistema, de e'itar cualquier colisin y de que toda la informacin llegue al destino prefi#ado. 8eguramente resulta ob'io que la capacidad operati'a del bus en general depende, entre otras cosas, de la GinteligenciaG del sistema de control. <os factores mas determinantes son la 'elocidad y la amplitud del bus, esto es, el numero de conductos de datos que operan en paralelo. Probablemente lo recuerda? en las CP& del 5,6 y del 7,68) son 36, en las del 7,6B) y en las del .,6, 75. $l numero de conductos de datos de una CP& es un parmetro apenas modificable. $n la frecuencia de relo# del bus, por el contrario, si pueden introducirse cambios. $n este sentido, son 'arios los 8etup del B%A8 entre ellos sobresale el AM%B%A8 que ofrecen la posibilidad de 'ariar la 'elocidad del bus. $l primer A* de %BM, lan1ado en 34,.,

registraba una frecuencia de bus de , M01. Bicha frecuencia sigue siendo un 'alor estndar hoy en ida, si bien puede me#orarse considerablemente mediante tar#etas de e!pansin. 8i dispone de una B%A8 con la opcin arriba mencionada debera considerar un aumento significati'o de la frecuencia del Bus para alcan1ar los 32 o 35M01. $llo le permitir incrementar el rendimiento de su tar#eta grfica o del controlador del dicho duro. <amentablemente, en modelos antiguos de controladores pueden presentar problemas. <os controladores M=M ms antiguos como, por e#emplo, el :B3227 +entre otros- suelen reaccionar a este tipo de a#ustes con fallos de escritura ocasionales. $n estos casos no le quedara ms remedio que recuperar la frecuencia original de su Bus A*.

LAS RANURAS DE EXPANSION

<as ranuras de e!pansin se puede decir que son los enchufes madre del sistema del Bus. A tra'(s de ellas, el Bus tiene acceso a tar#etas de e!pansion como el adaptador grfico o el controlador del disco duro. Co es preciso que abarquen todos los conductos del Bus. As, a menudo 'emos como sobre la placa madre de una CP& de 75 bits hay ranuras para conductos de datos de solo , o 36 bits. $stas ranuras, tambi(n llamadas 8lots, se encuentran en la parte trasera i1quierda de la placa madre. 8e trata de las ranuras alargadas y negras en las que, probablemente, ya se encuentren enca#adas algunas tar#etas. <as peque"as, compuestas de un solo elemento, son las ranuras de , bits y las largas, di'ididas en dos partes, son las de 36. A 'eces puede ad'ertirse tambi(n una ranura adicional especialmente larga o cur'ada. $sta recibe las tar#etas de e!pansin de memoria, que, en las placas madre del 7,6 o del .,6 suelen disponer de un Bus de 75 bits.

EL BUS XT y EL BUS ISA (AT)

Cuando en 34,2 %BM fabric su primer PC, este contaba con un bus de e!pansin conocido como )* que funcionaba a la misma 'elocidad que los procesadores %ntel ,2,6 y ,2,, +..// Mh1-. $l ancho de banda de este bus +, bits- con el procesador ,2,, formaba un tandem perfecto, pero la ampliacin del bus de datos en el ,2,6 a 36 bits de#o en entredicho este tipo de bus +aparecieron los famosos cuellos de botella-. Bada la e'olucin de los microprocesadores el bus del PC no era ni mucho menos la solucin para una comunicacin fluida con el e!terior del micro. $n definiti'a no poda hablarse de una autopista de datos en un PC cuando esta slo tena un ancho de , bits. Por lo tanto con la introduccin del A* apareci un nue'o bus en el mundo del PC, que en relacin con el bus de datos tena finalmente 36 bits +%8A-, pero que era compatible con su antecesor. <a nica diferencia fue que el bus )* era sncrono y el nue'o A* era asncrono. <as 'ie#as tar#etas de , bits de la (poca del PC pueden por tanto mane#arse con las nue'as tar#etas de 36 bits en un mismo dispositi'o. Be todas maneras las tar#etas de 36 bits son considerablemente ms rpidas, ya que transfieren la misma cantidad de datos en comparacin con las tar#etas de , bits en la mitad de tiempo +transferencia de 36 bits en lugar de transferencia de , bits-. Co tan solo se ampli el bus de datos sino que tambi(n se ampli el bus de direcciones, concretamente hasta 5. bits, de manera que este se poda dirigir al A* con memoria de 36 MB. Adems tambi(n se aument la 'elocidad de cada una de las se"ales de frecuencia, de manera que toda la circulacin de bus se desarrollaba ms rpidamente. Be ..// Mh1 en el )* se pas a ,.77 Mh1. Como consecuencia el bus forma un cuello de botella por el cual no pueden transferirse nunca los datos entre la memoria y la CP& lo suficientemente rpido. $n los discos duros modernos por e#emplo, la relacin +ratio- de transferencia de datos ya es superior al ratio del bus. A las tar#etas de ampliacin se les ha asignado incluso un freno de seguridad, concretamente en forma de una se"al de estado de espera +;ait state-, que de#a toda'a mas tiempo a las tar#etas lentas para depositar los datos deseados en la CP&. $specialmente por este moti'o el bus A* encontr sucesores de ms rendimiento en Micro Channel y en el Bus $%8A, que sin embargo, debido a otros moti'os, hasta ahora no se han podido introducir en el mercado. <a coe!istencia hoy en da de tar#etas de ampliacin de , bits y de tar#etas de ampliacin de 36 bits es problemtica mientras el campo de direcciones, del cual estas tar#etas son responsables, se encuentre en cualquier rea de 35, HB. $l dilema empie1a cuando una tar#eta de 36 bits debe se"ali1ar mediante una lnea de control al principio de una transferencia de datos, que ella puede recoger una palabra de 36 bits del bus y que al contrario de una tar#eta de , bits no tiene que desdoblar la transferencia en dos bytes. 8in embargo esta se"al la tiene que mandar en un momento en el que toda'a no puede saber que la direccin del bus de datos se refiere 'erdaderamente a ella y que por tanto tiene la obligacin de contestar. Ia que de las 5. lneas de direccin que contienen la direccin deseada, hasta este momento slo estn iniciali1adas correctamente las lneas A3/ hasta A57, con lo cual la tar#eta reconoce slo los bits 3/ hasta 57 de la direccin. $stos sin

embargo cubren siempre un rea completa de 35, HB, independientemente de lo que pueda haber en los bits de direccin 2 hasta 36. <a tar#eta en este momento slo sabe si la direccin de la memoria se encuentre en el rea entre 2 y 35/ HB, 35, y 5JJ, etc. 8i en este momento la tar#eta de 36 bits manda por tanto una se"al para una transmisin de 36 bits, hablar de esta forma por el resto de las tar#etas que se encuentren dentro de este rea. $sto podr notarse acto seguido ya que una 'e1 tambi(n hayan llegado al bus los bits de direccin 2 a 36, quedar claro cual es la tar#eta a la cual realmente se estaba dirigiendo. 8i realmente se trata de una tar#eta de 36 bits todo ir bien. Pero si se estaba dirigiendo a una tar#eta de , bits, la tar#eta de 36 bits se despreocupa del resto de la transferencia y de#a la tar#eta de , bits a su propia suerte. Ksta no podr resol'er la transferencia ya que est configurada slo para transmisiones de , bits. $n cualquier caso el resultado ser una funcin de error de la tar#eta de ampliacin.

EISA (Extended ISA)

$l principal ri'al del bus MCA fue el bus $%8A, tambi(n basado en la idea de controlar el bus desde el microprocesador y ensanchar la ruta de datos hasta 75 bits. 8in embargo $%8A mantu'o compatibilidad con las tar#etas de e!pansin %8A ya e!istentes lo cual le obligo a funcionar a una 'elocidad de , Mh1 +e!actamente ,.77-. $sta limitacin fue a la postre la que ad#udico el papel de estndar a esta arquitectura, ya que los usuarios no 'ean factible cambiar sus antiguas tar#etas %8A por otras nue'as que en realidad no podan apro'echar al 322L. 8u mayor 'enta#a con respecto al bus MCA es que $%8A era un sistema abierto, ya que fue desarrollado por la mayora de fabricantes de ordenadores compatibles PC que no aceptaron el monopolio que intent e#ercer %BM. $stos fabricantes fueron? A8*, Compaq, $pson, 0e;lett PacMard, C$C, Ali'etti, *andy, :yse y Nenith. $sta arquitectura de bus permite multiproceso, es decir, integrar en el sistema 'arios buses dentro del sistema, cada uno con su procesador. 8i bien esta caracterstica no es utili1ada ms que por sistemas operati'os como &C%) o :indo;s C*. $n una mquina $%8A, puede haber al mismo tiempo hasta 6 buses principales con diferentes procesadores centrales y con sus correspondientes tar#etas au!iliares. $n este bus hay un chip que se encarga de controlar el trfico de datos se"alando prioridades para cada posible punto de colisin o bloqueo mediante las reglas de control de la especificacin $%8A. $ste chip recibe el nombre de Chip del 8istema Perif(rico %ntegrado +%8P-. $ste chip act a en la CP& como un controlador del trfico de datos. $l moti'o para que ni MCA ni $%8A hayan sustituido por completo a %8A es muy sencillo? $stas alternati'as aumentaban el coste del PC +incluso ms del J2L- y no ofrecan ninguna me#ora e'idente en el rendimiento del sistema. $s ms, en el momento en que se presentaron estos buses +34,/D34,,- esta superioridad en el rendimiento no resultaba e!cesi'amente necesaria? Muy pocos dispositi'os llegaban a los lmites del rendimiento del bus %8A ordinario.

LOCAL BUS
*eniendo en cuenta las mencionadas limitaciones del bus A* y la infalibilidad de los buses $%8A y MCA para asentarse en el mercado, en estos a"os se han ideado otros conceptos de bus. 8e inici con el llamado >esa <ocal Bus +><DBus-, que fue concebido y propagado independientemente por el comit( >$8A, que se propuso el definir estndares en el mbito de las tar#etas grficas y as por primera 'e1 y realmente tu'iera poco que 'er con el dise"o del bus del PC. =ueron y son toda'a las tar#etas grficas quienes sufren la menor 'elocidad del bus A*. Por eso surgi, en el Comit( >$8A, la propuesta para un bus ms rpido que fue el >$8A <ocal Bus.

Vesa Lo a! B"s
Al contrario que con el $%8A, MCA y PC%, el bus >< no sustituye al bus %8A sino que lo complementa. &n PC con bus >< dispone para ello de un bus %8A y de las correspondientes ranuras +slots- para tar#etas de ampliacin. Adems, en un PC con bus >< puede haber, sin embargo, una, dos o incluso tres ranuras de e!pansin, para la colocacin de tar#etas concebidas para el bus ><, casi siempre grficos. 8olamente estos slots estn conectados con la CP& a tra'(s de un bus ><, de tal manera que las otras ranuras permanecen sin ser molestadas y las tar#etas %8A pueden hacer su ser'icio sin incon'enientes. $l >< es una e!pansin homogenei1ada de bus local, que funciona a 75 bits, pero que puede reali1ar operaciones a 36 bits. >$8A present la primera 'ersin del estndar ><DB&8 en agosto de 3445. <a aceptacin por parte del mercado fue inmediata. =iel a sus orgenes, el ><DB&8 se acerca mucho al dise"o del procesador ,2.,6. Be hecho presenta las mismas necesidades de se"al de dicho chip, e!ceptuando unas cuantas menos estrictas destinadas a mantener la compatibilidad con los 7,6. <a especificacin ><DBus como tal, no establece lmites, ni superiores ni inferiores, en la 'elocidad del relo#, pero una mayor cantidad de conectores supone una mayor capacitancia, lo que hace que la fiabilidad disminuya a la par que aumenta la frecuencia. $n la prctica, el ><DB&8 no puede superar los 66 Mh1. Por este moti'o, la especificacin ><DB&8 original recomienda que los dise"adores no empleen ms de tres dispositi'os de bus local en sistemas que operan a 'elocidades superiores a los 77 Mh1. A 'elocidades de bus superiores, el total disminuye? a .2 Mh1 solo se pueden incorporar dos dispositi'osO y a J2 Mh1 un nico dispositi'o que ha de integrarse en la placa. $n la prctica, la me#or combinacin de rendimiento y funciones aparece a 77 Mh1. *ras la presentacin del procesador Pentium a 6. bits, >$8A comen1 a traba#ar en un nue'o estndar +><DBus 'ersin 5.2-. <a nue'a especificacin define un interface de 6. bits pero que mantienen toda compatibilidad con la actual especificacin ><DB&8. <a nue'a especificacin 5.2 redefine adems la cantidad m!ima de ranuras ><DB&I8 que se permiten en un sistema sencillo.

Ahora consta de hasta tres ranuras a .2 Mh1 y dos a J2 Mh1, siempre que el sistema utilice un dise"o de ba#a capacitancia. $n el nombre del bus >< queda de manifiesto que se trata de un bus local. Be forma distinta al bus %8A (ste se acopla directamente en la CP&. $sto le proporciona por un lado una me#ora substancial de la frecuencia de relo# +de la CP&- y hace que dependa de las lnea de control de la CP& y del relo#. A estas des'enta#as hay que a"adirle que no en todos los puntos estn bien resueltas las especificaciones del comit( >$8A, hecho que a la larga le lle'ar a que el (!ito del bus >< se 'ea empa"ado por ello. $n sistemas .,6 econmicos se poda encontrar a menudo, pero su me#or momento ya ha pasado.

BUS PCI
>isto lo anterior, se puede 'er que el bus del futuro es claramente el PC% de %ntel. PC% significa? intercone!in de los componentes perif(ricos +Peripheral Component %nterconnect- y presenta un moderno bus que no slo est meditado para no tener la relacin del bus %8A en relacin a la frecuencia de relo# o su capacidad sino que tambi(n la sincroni1acin con las tar#etas de ampliacin en relacin a sus direcciones de puerto, canales BMA e interrupciones se ha automati1ado finalmente de tal manera que el usuario no deber preocuparse ms por ello. $l bus PC% es independiente de la CP&, ya que entre la CP& y el bus PC% se instalar siempre un controlador de bus PC%, lo que facilita en gran medida el traba#o de los dise"adores de placas. Por ello tambi(n ser posible instalarlo en sistemas que no est(n basados en el procesador %ntel si no que pueden usar otros, como por e#emplo, un procesador Alpha de B$C. *ambi(n los procesadores Po;erMacintosh de Apple se suministran en la actualidad con bus PC%. <as tar#etas de e!pansin PC% traba#an eficientemente en todos los sistemas y pueden ser intercambiadas de la manera que se desee. 8olamente los controladores de dispositi'o deben naturalmente ser a#ustados al sistema anfitrin +host- es decir a su correspondiente CP&. Como 'emos el bus PC% no depende del relo# de la CP&, porque est separado de ella por el controlador del bus. 8i se instalara una CP& ms rpida en su ordenador. no debera preocuparse porque las tar#etas de e!pansin instaladas no pudieran soportar las frecuencias de relo# superiores, pues con la separacin del bus PC% de la CP& (stas no son influidas por esas frecuencias de relo#. As se ha e'itado desde el primer momento este problema y defecto del bus ><. $l bus PC% emplea un conector estilo Micro Channel de 35. pines +3,, en caso de una implementacin de 6. bits- pero nicamente ./ de estas cone!iones se emplean en una tar#eta de e!pansin+ .4 en caso de que se trate de un adaptador busDmaster-O la diferencia se debe a la incorporacin de una lnea de alimentacin y otra de tierra. Cada una de las

se"ales acti'as del bus PC% est bien #unto o frente a una se"al de alimentacin o de tierra, una t(cnica que minimi1a la radiacin. $l lmite prctico en la cantidad de conectores para buses PC% es de tresO como ocurre con el ><, ms conectores aumentaran la capacitancia del bus y las operaciones a m!ima 'elocidad resultaran menos fiables. A pesar de presentar un rendimiento similar al de un bus local conectado directamente, en realidad PC% no es ms que la eliminacin de un paso en el micropocesador. $n lugar de disponer de su propio relo#, un bus PC% se adapta al empleado por el microprocesador y su circuitera, por tanto los componentes del PC% estn sincroni1ados con el procesador. $l actual estndar PC% autori1a frecuencias de relo# que oscilan entre 52 y 77 Mh1. A pesar que de que las tar#etas %8A no pueden ser instaladas en una ranura PC%, no debera renunciarse a la posibilidad de insercin de una tar#eta %8A. As pues, a menudo se puede encontrar en un equipo con bus PC% la interfa1 PpuenteQ llamada PPC%D*oD%8ADBridgeQ. 8e trata de un chip que se conecta entre los distintos slots %8A y el controlador del bus PC%. 8u tarea consiste en transponer las se"ales pro'enientes del bus PC% al bus %8A. Be esta manera pueden seguir siendo utili1adas las tar#etas %8A al amparo del bus PC%. A pesar de que el bus PC% es el presente, sigue y seguir habiendo buses y tar#etas de e!pansin %8A ya que no todas las tar#etas de e!pansin requieren las ratios de transferencia que permite el bus PC%. 8in embargo las tar#etas grficas, tar#etas 8C8% y tar#etas de red se han decantando cada 'e1 ms fuertemente hacia el bus PC%. <a 'enta#a de la 'elocidad de este sistema de bus es que este hard;are puede participar del continuo incremento de 'elocidad de los procesadores.

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Autor? C0@%8*%AC RAM$N R.