Procesador SPARC

SPARC (Scalable Processor ARChitecture) es una arquitectura RISC big-endian. Es decir, una arquitectura con un conjunto de instrucciones reducidas. Fue original ente dise!ada "or Sun #icros$ste s $ dirigido "or el ingeniero %aa en &'(), se basa en los dise!os RISC I $ II de la *ni+ersidad de Cali,ornia en -er.ele$ que ,ueron de,inidos entre los a!os &'(/ $ &'(0. *na de las ideas inno+adoras de esta arquitectura es la +entana de registros que "er ite hacer ,1cil ente co "iladores de alto rendi iento $ una signi,icati+a reducci2n de e oria en las instrucciones load3store en relaci2n con otras arquitecturas RISC. 4as +entajas se a"recian sobre todo en "rogra as grandes. 4a c"u SPARC est1 co "uesta de una unidad entera, *I (Integer *nit) que "rocesa la ejecuci2n b1sica $ una FP* (Floating-Point *nit) que ejecuta las o"eraciones $ c1lculos de reales. 4a I* $ la FP* "ueden o no estar integradas en el is o chi". 4a tecnolog5a Sun, con res"ecto al SPARC, co en62 con una arquitectura de 70 bits, la cual es la que usan la a$or5a de los "rocesadores ,abricados actual ente, "ero luego se e8"andi2 a una tecnolog5a de 9: bits, lo cual signi,ica el doble de ta a!o de los registros $ de bus de datos

CARACTERISTICAS DE UNA SUN ULTRA SPARC II

Fig.0 Procesador Sun *ltraSPARCII (&''9)

COMPATIBILIDAD CON SISTEMAS OPERATIVOS

;ist2rica ente Solaris ha estado ,ir e ente integrado con la "lata,or a hard<are de Sun, SPARC, con la cual ,ue dise!ado $ "ro ocionado co o un "aquete co binado. Esto "ro"orcionaba ,recuente ente unos siste as 1s ,iables "ero con un coste 1s ele+ado que el del hard<are de PC. 4as 1quinas SPARC en general han sido utili6adas en Sun=S, Solaris o ="enSolaris, "ero otros siste as o"erati+os, co o >e?@S@EP, R@E#S, Free-SA, ="en-SA, >et-SA, $ B>*34inu8 ta biCn se han utili6ado.

En &''7, Intergra"h anunci2 un "uerto de Dindo<s >@ a la arquitectura SPARC, "ero 1s tarde ,ue cancelado.

COMPATIBILIDAD CON EQUIPOS

4os equi"os basados en SPARC se di+iden en un conjunto de distintas subarquitecturas identi,icadas "or alguno de los no bres siguientesE sun:, sun:c, sun:d, sun: , sun:u o sun:+. A continuaci2n se "ro"orciona una lista que describe los distintos equi"os $ el ni+el de co "atibilidad que se "uede es"erar de cada uno.

sun:, sun:c, sun:d, sun: >o es co "atible ninguna de estas subarquitecturas de 70 bits.

sun:uE Esta subarquitectura inclu$e todos los equi"os de 9: bits (s"arc9:) basados en el "rocesador *ltraSPARC $ sus clones. E8iste una alta co "atibilidad con la a$or5a de estos equi"os, aunque "uede que tenga algunos "roble as con el arranque de CA debido a erratas en el ,ir <are o en el cargador de arranque ("uede e+itar estos "roble as si utili6a el arranque +5a red). *tilice el nFcleo s"arc9: o s"arc9:-s " en con,iguraciones *P $ S#P res"ecti+a ente. sun:+E Esta es uno de los ie bros 1s nue+os de la ,a ilia SPARC e inclu$e a los equi"os basados en las CP*s ulti-core >iagara. Ae o ento estas CP*s s2lo est1n dis"onibles en los ser+idores @&/// $ @0/// de Sun, con una alta co "atibilidad. *tilice el nFcleo s"arc9:s ".

Fig. & Procesador Fujitsu SPARC9: GII (0/&/)

VERSIONES RESIENTES DE PROCESADORES SPARC

SPARC9: GI 3 GII 3 GII H ejora las caracter5sticas de alto rendi iento $ alta ,iabilidad de SPARC9: G $ el rendi iento au enta aFn 1s el uso de ulti-core $ ulti- hilo de acuerdo a la tecnolog5a de nFcleo incrustado en un solo chi" de la CP*. SPARC9: GII 3 GII H tiene : nFcleos "or chi" de la CP* , SPARC9: GI tiene 0 nFcleos "or chi" de la CP* . Ade 1s, SPARC9: GII H reduce el tie "o de acceso a los datos ediante la du"licaci2n de cachC ni+el 0 . El ulti -core , rosca de +arias "or nFcleo , $ grande en la e oria cachC de chi" "ro"orciona un i "ulso signi,icati+o en el rendi iento de un solo chi" . 4a tecnolog5a ulti -threading CP* ini i6a los tie "os de es"era del nFcleo $ au enta la utili6aci2n del nFcleo de la CP* . En SPARC9: GII 3 GII H , S#@ ( ultithreading si ult1neo ) "er ite que dos sub"rocesos que se ejecutan en "aralelo. En SPARC9: GI , G#@ ( Gertical ultithreading ) "er ite la ejecuci2n e,ica6 hilo . *na gran cantidad de e oria cachC de ni+el 0 se reduce seria ente la latencia de e oria . @ecnolog5as de alto rendi iento , tales co o SPARC9: sF"er escalar, se antienen ,uera de la orden de ejecuci2n , la "redicci2n de saltos $ la e oria cachC no bloqueante. SPARC Enter"rise con SPARC9: alto rendi iento GI 3 GII 3 GII H ,ichas "ro"orciona un rendi iento su"re o a tra+Cs de una a "lia ga a de a"licaciones, inclu$endo el "rocesa iento de transacciones a gran escala. Actual ente el Flti o "roducto =RAC4E de la serie de icro"rocesadores SPARC es el I=racle SPARC #)J (Frecuencia 7.9 Bh6, +ersi2n de arquitectura G', a!o 0/&7, total de hilos (89, +oltaje &.7 G, cachC 4& &9 8 9, cachC 40 &0( 8 9, cachC 47E :'&)0)