Transistor FET

UNIVERSIDADE FEDERAL DE SO JOAO DEL REI
Transistor de
Efeito de Campo

Trabalho de Eletrnica I

Taumar Morais Lara
Engenharia Eltrica
Eletrnica I
Matrcula: 0809048-3

U N I V E R S I D A D E F E D E R A L D E S O J O O D E L R E I
TRABALHO ELETRNICA I - TRANSISTOR DE EFEITO DE CAMPO - FET

Taumar Morais Trabalho Eletrnica I Pgina 2

Sumrio

1 Introduo 3
1.1 FET Transistor de Efeito de Campo 3
1.2 Caractersticas do FET 5
2 Principio de Funcionamento do FET 6
2.1.1 Operaes Bsicas 6
2.1.2 Controle de Porta do FET 11
2.2 Configuraes do FET 14
2.3 Polarizao e Reta de Carga 15
2.4 A curva de Transcondutncia 17
2.5 A curva do Dreno 19
2.6 REGIO DE OPERAO 20
2.7 Especificaes de um JFET 21
3 Funcionamento 21
4 Aplicaes 23
4.1 Fonte de Corrente 23
4.2 Amplificadores 23
4.2.1 Amplificador de Fonte Comum 26
4.2.2 Amplificador com Realimentao Parcial 27
4.2.3 Amplificador Seguidor de Fonte 28
5 Exerccios Resolvidos 29
6 Referncias Bibliogrficas 32



1 Introduo

A inveno do transistor foi um marco para a engenharia eltrica e eletrnica,
assim como para toda humanidade. Com o desenvolvimento dos transistores foi
possvel a construo de equipamentos eletrnicos verdadeiramente portteis
funcionando apenas com pilhas ou baterias.
Alm disso, o reduzido volume destes componentes a possibilidade de associao
para implementar funes analgicas ou digitais, das mais diversas, proporcionou um
desenvolvimento sem igual na indstria de equipamentos eletroeletrnicos. Por tudo
isso, o contato com estes dispositivos essencial para o estudante de engenharia,
alm do que, a grande maioria dos circuitos eletrnicos emprega um ou milhares
destes componentes. Os transistores bipolares se baseiam em dois tipos de cargas:
lacunas e eltrons, e so utilizados amplamente em circuitos lineares. No entanto
existem aplicaes nos quais os transistores unipolares com a sua alta impedncia de
entrada so uma alternativa melhor.
Uma importante classe de transistores de 3 terminais so os dispositivos de efeito
de campo. Para estes, o parmetro de controle o campo eltrico atravs da juno,
em oposio corrente do BJT. J que um campo eltrico est associado a uma tenso,
a vantagem importante dos dispositivos de efeito de campo que no precisa haver
uma corrente no elemento de controle (a porta). Isso resulta em uma impedncia de
entrada bastante elevada, e uma corrente de fuga bastante baixa.
Este tipo de transistor depende de um s tipo de carga, da o nome unipolar. H
dois tipos bsicos: os transistores de efeito de campo de juno (JFET - Junction Field
Effect transistor), que ser o objetivo deste trabalho e os transistores de efeito de
campo de xido metlico (MOSFET).
1.1 FET Transistor de Efeito de Campo

Primeira referncia foi apresentada numa patente feita em 1930, por Julius Edgar
Lilienfeld, um pesquisador ucraniano nascido em 1882 e que imigrou para os EUA na


dcada de 20 do sculo passado. Sua idia era controlar a condutividade de um
material, por um campo eltrico transversal; mas o sistema proposto por Lilenfeld no
funcionaria na prtica. O domnio de semicondutores e da fsica necessria para a
construo dos FETs s apareceria no incio dos anos cinqenta do sculo passado.
O FET um desenvolvimento tecnolgico posterior ao transistor de juno; mas
o elemento dominante, por suas caractersticas, em sistemas lgicos modernos.
Da teoria dos dispositivos semicondutores que identifica lacunas, portadores
minoritrios e majoritrios podemos entender o funcionamento do Transistor de
Efeito de Campo. Existem a grosso modo, duas classes de FETs:
FET de juno, chamado de JFET
FET de contato, chamado de MOS-FET.
Alm do tipo portador (canal N ou P), existem diferenas em como o elemento de
controle construdo (Juno vs Isolado), e esses dispositivos devem ser usados de
formas diferentes.

* (FETs e IGFETs de porta isolado so a mesma coisa que MOSFETs)

O FET conhecido como transistor unipolar porque a conduo de corrente
acontece por apenas um tipo de portador (eltron ou lacuna), dependendo do tipo do
FET, de canal n ou de canal p. O nome efeito de campo decorre do fato que o
mecanismo de controle do componente baseado no campo eltrico estabelecido
pela tenso aplicada no terminal de controle. O Transistor JFET recebe este nome
porque um transistor FET de Juno.


A figura 01 apresenta um JFET de canal n (existe tambm o JFET de canal p). Seu
diagrama construtivo simplificado representa uma barra de silcio semicondutor tipo
n (semicondutor dopado com impurezas doadoras) e contendo incrustadas duas
regies tipo p. O JFET da figura 01 tem as seguintes partes constituintes:
FONTE: (source) fornece os eltrons livres
DRENO: (drain) drena os eltrons,
PORTA: (gate) controla a largura do canal, controlando o fluxo dos eltrons
entre a fonte e o dreno. As regies p da porta so interligadas eletricamente.
Ainda observando a figura 01, a seta apontando para dentro representa uma juno pn
de um diodo. O JFET de canal p tem as mesmas partes constituintes de um JFET de
canal n, porm seu smbolo apresenta a seta em sentido contrrio, e as correntes e
tenses so consideradas invertidas em relao ao JFET de canal n.
1.2 Caractersticas do FET

Controle por Tenso: a corrente entre o dreno e a fonte controlada pela
tenso aplicada na porta, em contraste com o transistor BJT, cuja corrente de
coletor controlada pela corrente de base.


Alta Impedncia de Entrada: para que seja possvel o controle de corrente do
canal n necessrio que se produza uma polarizao reversa das junes da
porta, provocando desta forma um aumento na regio de depleo destas
junes e em decorrncia disto um estreitamento do canal; com isto, tm-se
baixas correntes de porta, e conseqentemente, alta impedncia.

Curvas Caractersticas: o comportamento do JFET pode ser sumarizado por
suas curvas de dreno e de transcondutncia.

Outras Caractersticas: os transistores JFET apresentam menores ganhos em
relao aos transistores BJT e em decorrncia disto tm maior estabilidade
trmica; geometricamente, os JFET tm dimenses menores quando
comparados com os transistores BJT.
2 Principio de Funcionamento do FET

Assim como ocorre com os BJTs, h sempre dois tipos de transistores, npn e
pnp. A diferena est no portador majoritrio (eltrons ou lacunas). J que os FETs so
controlados por variaes no campo eltrico atravs da juno, possvel construir um
capacitor no elemento de controle a, dessa forma, reduzir ainda mais a corrente de
fuga. O xido de metal de um MOSFET forma o capacitor na entrada do elemento de
controle (a porta).
2.1.1 Operaes Bsicas

Passo 1: O processo mais simples para se obter um JFET comea com Si dopado por N.

Onde temos: fonte terminal no qual a corrente de portador injetada (tipo n;
portadores e-)


Nesse nvel, o dispositivo simplesmente um resistor. Portanto, a corrente flui atravs
do canal em proporo tenso do dreno/fonte.
A ao bsica de um JFET pode ser compreendida considerando-se um canal de
conduo. Comece com silcio dopado por n e adicione dois terminais em cada
extremidade. O dispositivo agora um resistor, cuja resistncia fornecida pelo nvel
de dopagem. Os trs terminais do JFET so denominados fonte, dreno e porta.
A fonte anloga ao emissor do BJT. A fonte a fonte dos portadores
majoritrios. Portanto, em um material de tipo n, os portadores so eltrons, e a fonte
, assim, a fonte de eltrons. O dreno anlogo ao coletor do BJT e, portanto, a
corrente dos portadores majoritrios flui a partir da fonte para o dreno.
Mais uma vez, em materiais do tipo n, os portadores so eltrons e a corrente
convencional flui na direo oposta.

Passo 2: Adicione uma estrutura de porta para formar um canal.

As duas regies da porta so, na verdade, conectadas para definir um canal para a
corrente do portador. O controle da corrente do FET (resistncia) atingido mudando-
se o tamanho das zonas de depleo que circundam as portas.
As portas so duas regies de um material do tipo p que so dispostas para
criar um canal para conduo da fonte para o dreno. As duas regies de porta so,
quase sempre, conectadas para que o usurio veja apenas a conexo da porta.

Observe que o dispositivo acima um JFET npn, j que a fonte do tipo n, a
porta do tipo p e o dreno do tipo n.



Passo 3: Ao redor de cada porta h uma zona de depleo, como em qualquer juno
PN.

A zona de depleo reduz o tamanho efetivo do canal dopado por N e, dessa
forma aumenta a resistncia aparente do canal. Modulando-se o dreno para potencial
de porta, o campo eltrico na zona de depleo entre a porta e o dreno varia e,
conseqentemente, o tamanho da zona de depleo varia.
Assim como ocorre com todas as junes PN, h uma zona de depleo ao
redor da porta. Essa zona de depleo obviamente reduz a rea transversal do canal
do tipo n que est disponvel para conduo eltrica. A ao do JFET regida variando-
se a porta para potencial de dreno e, dessa forma, modificando-se o tamanho da zona
de depleo.

Passo 4: Aqui, a tenso de dreno para fonte, VDS, igual tenso dreno para porta.
medida que VDS aumenta, as zonas de depleo se movem juntas; e a resistncia de
fonte aumenta.

Um exemplo simples conectar terra a tenso da porta para a fonte, de
forma que a tenso do dreno para a porta seja igual tenso do dreno para a fonte.


medida que a tenso do dreno para a porta aumenta, a zona de depleo aumenta
e, dessa forma, a conduo do canal diminui.
Para pequenas tenses, a resistncia aumenta com a tenso, e isso descrito como a
regio hmica. Acima da tenso obstruda o canal saturado, e a resistncia se torna
constante. A tenso obstruda pode ser descrita como a tenso na qual as zonas de
depleo das duas portas se encontram.

Passo 5: Defina uma resistncia aparente atravs do FET, a resistncia de canal RC.

Iremos caracterizar o dispositivo pela resistncia efetiva da juno. Agora,
obviamente, a medida tpica para caracterizar um transistor medir a corrente de
dreno como uma funo da tenso dreno-fonte para um conjunto de correntes (ou
tenses) aplicadas porta. Lembre-se de que exatamente assim que executamos os
testes com o BJT. Depois que medirmos a corrente de dreno como uma funo da
tenso dreno-fonte, temos as informaes para calcular uma resistncia CC efetiva
para esse ponto de operao.



medida que VDS aumenta, a zona de depleo cresce, e a resistncia efetiva diminui
lentamente.

medida que V
DS
= V
P
(a tenso obstruda), as duas zonas de depleo se
encontram, nenhuma corrente adicional pode fluir, e a resistncia aumenta
rapidamente com V
DS
.

Em VBR, h uma avalanche dreno-para-porta, que iremos descrever mais
adiante.

esquerda encontra-se a corrente de dreno Vs a tenso de dreno para fonte para uma
porta ligada a terra. A regio de tenso zero para a tenso obstruda a regio hmica,
a regio plana a rea de saturao e, em tenses mais altas, h uma regio de
ruptura, onde a conduo do canal aumenta rapidamente. Muitos dispositivos sero
destrudos se operados nessa regio de ruptura, embora (assim como com os diodos
zeners) existam dispositivos que so projetados para funcionar nessa regio de
avalanche.
O grfico direita mostra a resistncia correspondente. Na regio hmica, a
resistncia aumenta apenas lentamente e, em seguida, na regio de saturao, a
resistncia aumenta mais rapidamente. importante observar que a corrente de
dreno do JFET independente da tenso dreno-fonte na regio de saturao.

Como iremos ver brevemente, nessa regio a corrente de dreno permanece muito
sensvel ao potencial dreno-porta. Portanto, se quisermos obter controle via porta,
normalmente iremos projetar o dispositivo para operar na regio de saturao.


Se, contudo, estivermos buscando controle baseado na tenso do dreno, ento o
dispositivo ser posicionado na regio hmica.
2.1.2 Controle de Porta do FET

O tamanho da zona de depleo pode ser aumentado por polarizao reversa da
juno PN na porta, portanto a polarizao da porta controla ID, e, j que a porta tem
polarizao reversa, essencialmente no h corrente da porta.

Aqui, mostramos a variao da curva IV como uma funo da tenso da porta.
Lembre-se de que, na obstruo, as zonas de depleo das duas portas se
encontraram, e, portanto, medida que a tenso da porta muda, esse de operao, se
move. mais comum polarizar a porta de forma reversa (como mostrado no circuito),
aumentando assim o campo ao longo da funo PN e, de forma correspondente,
aumentando o tamanho da zona de depleo para uma tenso constante de dreno-
fonte.
Podemos ento identificar dois tipos de comportamento do transistor:
a) O transistor se comportando como uma resistncia varivel controlada por
tenso. O JFET opera deste modo na regio A da figura 2, a seguir.


Notamos que I
D
varia diretamente proporcional a V
DS
, como se fosse uma
resistncia. Entretanto, essa variao, ou resistncia, ser maior ou menor,
dependendo do valor de V
GS
, da a denominao de Resistncia Varivel Controlada
por tenso, que a tenso V
GS
. R
D
=
VD
/
ID
... (resistncia dinmica), para V
GS
= cte.
R
D
= V
D
/I
D
... (resistncia esttica - no ponto), para V
GS
= cte. Na regio B da fig. 02, a
corrente ID no aumenta mais, apesar do aumento de VDS.
O terminal positivo da fonte de tenso V
DD
ligado ao dreno e o negativo
fonte. O negativo da fonte de tenso V
GG
conectado ao gate e o positivo fonte.

estrangulamento
A curva caracterstica de um FET determinada pela medida da corrente no
dreno (I
D
) em funo da tenso aplicada entre dreno e fonte (V
DS
), para uma tenso
entre gate e fonte nula (V
DS
=0[V]).


O FET apresenta uma regio inicial de polarizao das junes, seguida de um
patamar estvel ou de saturao e a regio de ruptura.
Parmetros importantes na modelagem de um FET observados sob essas
condies:
- I
DSS
: corrente de saturao, Ids com G em curto
(valor mximo que o JFET pode gerar = limite)
- V
GS
: tenso entre gate e fonte
(quanto maior, menor a Id) Vgscorte = -Vp
- V
P
: tenso de constrio ou de pinch off
a tenso associada ao "estreitamento" do canal de conduo,
localizada no "joelho" da curva.
(Vp um valor de Vds para nivelar Id com Vgs=0V)

Polarizao bsica

ID aumenta at que VDS=VP resistncia do canal varia muito pouco, dado que a
regio de depleo pouco extensa para produzir um efeito significativo: zona hmica
Nesta regio VDS e ID esto relacionadas pela lei de Ohm:
Idss
Vp
Rds

No intervalo em que ID praticamente constante, a zona de depleo alarga-se,
aumentado a resistncia, o que anula o efeito do aumento de V
DS
.



2.2 Configuraes do FET

A exemplo dos transistores bipolares, so trs as configuraes bsicas para os
transistores unipolares, como mostra a figura abaixo:

As equivalncias so as seguintes:
Fonte comum = emissor comum
Porta comum = base comum
Dreno comum = coletor comum
A configurao dreno comum tambm denominada seguidor de fonte.
POLARIZAO CONVENCIONAL: A figura abaixo mostra um FET de canal n polarizado
de forma convencional. importante verificar a polaridade das baterias V
GG
e V
DD
.
Quando o FET de canal n a tenso de dreno positiva.

O FET tambm pode ser usado como amplificador de sinal, desde que adequadamente
polarizado. A grande vantagem na utilizao do mesmo est na sua impedncia muito
elevada de entrada e sua quase total imunidade a rudos. O FET possui uma
impedncia de entrada extremamente alta, da ordem de 100M ou mais. Por ser
praticamente imune a rudos muito utilizado para estgios de entrada de


amplificadores de baixo nvel, mais especificamente em estgios de entrada de
receptores FM de alta fidelidade.
A figura abaixo mostra um amplificador convencional:

Trata-se de um amplificador com autopolarizao, pois possui uma nica fonte
de alimentao e um resistor R
S
para se obter a tenso de polarizao gate-source.
A presena do resistor R
S
resulta em uma tenso devido a queda de tenso I
D
R
S
,
provocando uma queda de tenso em R
S
. Como a tenso no gate zero, pois no h
corrente DC no gate ou no resistor R
G
, a tenso entre gate e source uma tenso
negativa, que constitui a tenso de polarizao V
GS
. Assim teremos:
V
GS
= 0 - I
D
R
S
= - I
D
R
S

2.3 Polarizao e Reta de Carga

Para um JFET funcionar corretamente devemos ter uma polarizao reversa
entre a PORTA e FONTE. Na fig. 03 temos um JFET canal N polarizado, ou seja, com
resistores ligados aos terminais para limitar tenses e correntes adequadamente,
como vimos na polarizao dos transistores Bipolares (NPN e PNP). Na figura 03, a
seguir, temos um tipo de polarizao chamada de auto polarizao, pois a tenso V
GS
aparece devido corrente ID sobre RS, o que resulta em VRS. Esta tenso se distribui
entre RG e a juno reversa, que, como tal, possui uma alta resistncia. Logo, temos
VRG e VGS que somadas perfazem VRS.


Como a juno da porta est reversamente polarizada, tem-se que I
G
muito
pequena (da ordem de nA ou pA). Portanto, V
RS
de valor desprezvel em relao
V
RS
. Logo: V
RS
= V
GS
e, portanto:
V
GS
= R
S
.I
D.
A fim de polarizarmos um JFET devemos saber a funo do estgio, isto , se o
mesmo ir funcionar como um resistor controlado por tenso ou como um
amplificador. Como amplificador irmos trabalhar na regio B da fig. 02, ou seja,
direita da linha de V
P
e esquerda da regio de V
DS
de ruptura.
A figura 6, a seguir, apresenta o circuito de polarizao de um transistor JFET de
canal n. Observa-se que para que seja possvel o controle da corrente de dreno so
necessrias as seguintes condies: VDD > 0 ou VGG < 0

O fluxo de eltrons da fonte para o dreno depende da largura do canal, isto ,
polarizao reversa na porta causa aumento das regies de depleo, diminuindo a
largura do canal e dificultando desta forma a passagem da corrente entre o dreno e a


fonte ( uma regio de ons, formada pela difuso pela juno). Desta forma temos as
seguintes condies:
a) LARGURA DO CANAL: depende da tenso VGG, isto , quanto mais negativa,
maior ser a regio de depleo e portanto, mais estreito o canal.
b) TENSO DE CORTE (VGS): a tenso suficiente para desaparecer o canal
(VGScorte) tambm conhecida como Tenso de Deslocamente (pinch-off).
c) CORRENTE DE FUGA DA PORTA: Como a juno da porta opera em
polarizao reversa, tem-se uma corrente baixa; desta forma, a CORRENTE DE DRENO
igual CORRENTE DA FONTE (ID). Esta a causa da alta impedncia de entrada dos
JFET. OBS: Como a polarizao reversa entre a porta e a fonte (VGS) no consome
corrente e a largura do canal depende de VGS, o controle de ID efetivamente feito
pela tenso da porta.
2.4 A curva de Transcondutncia

A curva de transcondutncia relaciona a corrente de sada com a tenso de
entrada de um JFET. Atravs da Equao de Schokley relaciona-se a corrente ID com a
tenso VGS, segundo uma relao quadrtica:

Como o JFET apresenta uma relao quadrtica entre a corrente de dreno-
fonte e a tenso de controle VGS, diz-se que este dispositivo um dispositivo de Lei
Quadrtica. V
GS
.



Na regio hmica, o JFET apresenta a seguinte relao para a sua resistncia de
canal:

I
dmax
=KV
2
onde K uma constante especificada pelo fabricante.
O FET tem dois modos principais de operao:
1. Baixas tenses V
ds
, onde V
ds
/I
ds
constante e denominado R
ds
. Neste modo,
usa-se o FET como um atenuador, ou como um resistor varivel.

2. Altas tenses V
ds
, comeando em V
p
(tambm chamado de
Vgs (off))
, onde I
d
permanece quase constante enquando V
ds
aumentado. Neste modo, usa-se o
FET como amplificador ou como fonte de corrente.
3. A figura a seguir mostra o grfico de transferncia da corrente de dreno I
D
em
funo da tenso gate-source (V
GS
), para um valor constante de V
DS.

No grfico acima, observa-se a caracterstica de transferncia quando V
GS
= 0, I
D
= 0,
V
GS
= V
p
. A figura abaixo nos mostra que quando ocorre o estrangulamento, este
estrangulamento se verifica com valores menores de V
DS
e quando mais negativa for
tenso V
GS
. Esta curva recebe o nome de curva de dreno.



Normalmente o FET polarizado para operar aps o estrangulamento na regio de
saturao da corrente, onde nesta regio o dispositivo tem sua operao definida mais
facilmente pela equao de Schockley.

2.5 A curva do Dreno

Curva Caracterstica de Dreno
A curva do Dreno anloga caracterstica de coletor do transistor bipolar, e
semelhante caracterstica de placa e uma vlvula pentodo. Descreve o
comportamento nas trs regies de operao, para diversos valores de Vgs.


A curva abaixo mostra que aumentando V
GS
(mais negativa para um FET de canal n), a
corrente de saturao ser menor, e desta forma, o gate atua como controle.

Nestas condies, I
D
diminui a medida que V
GS
fica mais negativa (observe o
ponto de saturao com -2V). Tornando V
GS
mais negativa, haver um momento em
que no haver mais I
D
, independentemente do valor de V
DS
. Essa tenso denomina-se
tenso de estrangulamento gate-source representada por V
GS(OFF)
ou V
p
. A figura
abaixo mostra a curva para um FET de canal p. A nica diferena a polaridade de V
GS

que neste caso positiva.

2.6 REGIO DE OPERAO

Na regio ativa, a corrente de dreno controlada pela tenso Vgs, e quase no
varia com tenso Vds (compartimento de fonte de corrente controlada). Nesta o JFET
pode funcionar como multiplicador de fonte-de-corrente. O JFET est nesta regio
quando V
ds
> V
escorte
nas curvas caractersticas a parte horizontal da curva para uma
certa V
gs
(toda a rea fora de saturao, hachurada, e entre as curvas V
gs1
e V
gs
6). A
saturao ocorre quando V
ds
< V
gscorte
. Aqui a corrente ID depende tanto de V
gs
como
V
ds
(comportamento de resistor controlado). Nas curvas caractersticas de dreno, a
reta inclinada que une cada curva a origem do grfico. Repare que as inclinao,


relacionada resistncia do canal, diferente em cada uma das curvas (valores de V
gs
).
Nesta regio, o JFET atua como resistor controlado por tenso, ou chave, conforme a
aplicao.
2.7 Especificaes de um JFET

regio hmica JFET atua como um resistor varivel.
regio de saturao JFET independente da tenso de fonte-dreno, mas fortemente
dependente da tenso da porta.
V
OFF,GS
= tenso de corte, tenso porta fonte, onde JFET atua como um circuito aberto.
BV
DS
= tenso dreno-fonte, que leva a uma ruptura de corrente do canal JFET.
I
DS
= corrente de dreno para polarizao de porta zero.
3 Funcionamento
Consideremos o FET canal n conforme mostra a figura abaixo, para V
GS
= 0.

a) V
DD
normal b) Aumento de V
DD


A medida que a tenso V
DD
aumenta, aumenta a polarizao inversa e a
corrente de dreno circula atravs do canal, produzindo uma queda de tenso ao longo
do canal, que mais positiva no terminal drain (dreno), produzindo a regio de
depleo. Conforme a tenso V
DD
aumenta, a corrente I
D
tambm aumenta,
resultando em uma regio de depleo maior. O aumento da regio de depleo
provoca um aumento da resistncia entre drain e source. O aumento da regio de
depleo pode ser feito at que todo o canal seja abrangido (veja fig. b). A partir da,
qualquer aumento de V
DD
resultar apenas em aumento da tenso nos terminais da
regio de depleo e a corrente I
D
permanece constante.
A curva a seguir mostra que o aumento de I
D
ocorre at que toda a regio de
depleo esteja totalmente formada, aps o que, a corrente de dreno satura e
permanece constante para qualquer aumento de V
DD
.

I
DSS
um parmetro importante usado para especificar a operao de um FET,que
significa corrente de drain para source com gate-source em curto (V
GS
= 0)



4 Aplicaes
4.1 Fonte de Corrente

O valor de RS e a curva do JFET determinam a corrente ID.

O circuito opera o JFET fica na regio ativa, ou seja, V
ds
> V
gscorte
, isso impe
limite ao valor de RL. O circuito usado em polarizao, sendo freqncia dentro dos
amplificadores operacionais e outros CI's analgicos.
4.2 Amplificadores

Na operao como amplificadores, usamos o conceito da Transcondutncia, que
define o ganho dos FET's.

A Transcondutncia, gm a relao entre a variao na corrente Id e a variao em Vgs
que a provoca. Assim, gm a inclinao da curva de transcondutncia para cada
pequena variao de VGS. Ou em outras palavras, uma medida de como a tenso de
entrada controla efetivamente a corrente de sada. A unidade o mho, (razo entre a
corrente e a tenso - 1/Ohm). O equivalente formal o Siemens.
A Figura a seguir mostra o circuito equivalente ca simples para um JFET vlida para
baixas freqncias. H uma resistncia RGS muito alta entre a porta e a fonte. Esse


valor est na faixa de centenas de M. O dreno do JFET funciona como uma fonte de
corrente com um valor de gm VGS.

A equao abaixo mostra como obter V
GS(Off)
a partir da corrente mxima de dreno e da
transcondutncia para V
GS
= 0V (gmo).

o valor de gm para um dado V
GS
.

Nos FET, a Transcondutncia maior para tenso Vgs de polarizao menor e corrente
I
D
maior. (Assim o ganho determinado pela polarizao, como nos bipolares e
vlvulas), e o tipo de FET.

a) Polarizao: A corrente de dreno de JFET segue a relao quadrtica.



Os valores de IDSS e V
gscorte
variam conforme o tipo e o exemplar, dentro de
limites amplos. Uma polarizao somente pode ser feita atravs de ajuste de trimpot,
ou atravs de uma fonte de corrente com bipolar.
O tipo mais comum a auto polarizao.

Obs.: Nos amplificadores dreno comum Rd no usado. Ele no altera a corrente de
dreno.
A corrente circula em Rs, surgindo uma queda de tenso nele. A porta est
aterrada atravs de Rg, e ento a tenso em Rs aparece entre S e G, polarizando o JFET
com uma tenso reversa, que se ope corrente de dreno (Suplidouro), regulando-a
atravs de realimentao negativa. A corrente ento fica dada pelas caractersticas do
FET e o valor de Rs. Tambm se usa polarizao por diviso de tenso, semelhante
usada com transistor bipolar, mas menos exata (pouco melhor que a auto polarizao).
b) Supridouro comum: a mais usada, pois oferece ganho de tenso. O sinal de
entrada aplicado entre a porta e o Supridouro, e a sada colhida no dreno. A
fase invertida. A impedncia de entrada muito grande, j que a juno
porta-supridouro est polarizada reversamente, circulando apenas uma
desprezvel corrente de fuga.
c) Na prtica, a impedncia dada pelo resistor RE de polarizao. J a de sada
um pouco menor que RD. O ganho de tenso dado por:
G= - Gm RD


Seu valor na prtica fica entre 3 e 30 vezes, em geral (bem menor que no bipolar).
comum na entrada de instrumentos de medio, e dentro de C.I. analgicos, pela alta
impedncia.

Obs: Cent. pode ser omitido, em algumas aplicaes. Nos amplificadores com
acoplamento direto, todos os capacitores so dispensados, mas o ganho diminui.

4.2.1 Amplificador de Fonte Comum

Na Figura abaixo temos um amplificador fonte comum. Ele similar a um
amplificador emissor comum. As regras aplicadas para a anlise so as mesmas



O equivalente ca para a anlise do ganho.

O resistor de carga est em paralelo com a resistncia de dreno. Simplificando:

Quando a corrente de sada gm vent flui atravs de rd ela produz uma tenso de sada

dividindo ambos os lados por Vent.:

finalmente o ganho de tenso ca para fonte comum

notar a semelhana com a do amplificador em emissor comum

4.2.2 Amplificador com Realimentao Parcial

A seguir temos um amplificador com realimentao parcial


O ganho por analogia com o transistor bipolar, considerando re = 1/ gm, :

4.2.3 Amplificador Seguidor de Fonte

A Figura a seguir mostra um seguidor de fonte

Novamente por analogia:



5 Exerccios Resolvidos

1 - Encontre a corrente I
D
, no circuito abaixo. Dados: I
DSS
=8mA e V
GS,OFF
=-4V.

onde resolvendo encontramos uma
equao com solues:
V
GS
= -2V e -8V.
Configuramos as duas equaes de forma igual e terminamos com uma equao
quadrtica para a corrente de dreno. J que o JFET desliga a 4V, a soluo de 8V no
fsica, e escolhemos a soluo de 2V, fornecendo uma corrente de dreno de 2mA.
Ento:
VGS = -2V, logo, ID = 2 mA.

2 - Determinar a corrente de dreno de em FET canal n com tenso de estrangulamento
= - 3V e corrente de saturao drain-source (I
DSS
) de 10mA para as seguintes tenses
V
GS
:
a) 0V
b) - 1,4V
c) - 1,8V
Soluo: Basta Aplicar a Equao de Schockley;

Substituindo;


a) I
D
= 10mA[1 - (0/-3)]
2
= 10mA
b) I
D
= 10mA[1 - (-1,4/-3)]
2
= 2,84mA
c) I
D
= 10mA[1 - (-1,8/-3)]
2
= 1,6mA

3 - Calcular a transcondutncia (g
m
) de um FET com as especificaes: I
DSS
= 15mA e
V
GS(OFF)
= -3V, nos seguintes pontos de polarizao:
a) V
GS
= 0
b) V
GS
= -1,2V
c) V
GS
= -1,7V
Soluo: Aplicando-se a equao
temos:
g
mo
= 2(15mA) / -3V = 30 x 10
-3
/ 3 = 10mS ou 10.000S
a) g
m
= g
mo
(1- V
GS
/ V
p
) = 10mS[1- (0 / -3)] = 10mS ou 10.000S
b) g
m
= g
mo
(1- V
GS
/ V
p
) = 10mS[1 - (-1,2 / -3)] = 6mS ou 6.000S
c) g
m
= g
mo
(1- V
GS
/ V
p
) = 10mS[1 - (-1,7 / -3)] = 4,33mS ou 4.330S



4 Determine: A) V
DS
B) V
D
C) V
S

B) V
D
=V
DD
-I
D
R
D

V
D
=20V-(6,9mA)*(1,8k)
V
D
=20-12,42V
V
D
=7,58V

C) V
DS
=V
D
-V
S

V
S
=V
D
-V
DS

V
S
=7,58V-7,23V
V
S
=0,35V

A) Aplicando a LKT ao circuito de sada
da deste exerccio temos;
-V
SS
+I
S
R
S
+V
DS
+I
D
R
D
-V
DD
=0
Substituindo I
S
= I
D
e rearranjando os
termos temos;
V
DS
= V
DD
+V
SS
-I
D
(R
D
+R
S
)
Substituindo os valores temos para V
DD
:
V
DS
= 20V+10V-(6,9mA)*(1,8k+1,5K) =
V
DS
=30V-22,77V
V
DS
=7,23V



5 Determine as seguintes grandezas para o circuito abaixo;
a) V
GS
b) V
G
c) V
DS

a) V
GS
= -I
D
*R
S

I
D
= 4mA.
V
GS
= -(4mA)*1k
V
GS
=-4V

b) VG=0

c) V
DS
=V
DD
I
D
*(R
S
+ R
D
)
20V (2,6mA)*(1k+3,3K)
V
DS
=8,82V
6 Referncias Bibliogrficas

1 Boylestad e Nashelsky. Dispositivos Eletronicos e Teoria de Circuitos, 8 ed.
Prentice Hall, 2004

2 Nicolet, Aparecido, Anotaes Eletrnica, Departamento de Eletrnica, USP
PUC-SP.

3 Malvino, Albert Paul. Eletrnica Vol. I, 4 ed. So Paulo, Makron Books, 1997.

4 Sedra, Smith, Microeletrnica, 4 Ed. Person Books 2005

5 Kosov,I.L -BERTOLI, Roberto Angelo. Eletrnica. Departamento de Eletro-
Eletrnica. Colgio Tcnico de Campinas UNICAMP.

6 UNICID, Apostila Eletrnica II , Departamento de Eng. Eltrica, Unicid, 2007;

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