MINISTRIO DA EDUCAO

CEFET/SC - Unidade de So Jos

Curso tcnico em telecomunicaes

CIRCUITOS
FLIP FLOPs

So Jos - SC, 2006-1

SUMRIO
4. FLIP FLOPS........................................................................................................1
4.1 INTRODUO....................................................................................................1
....................................................................................................1
4.2 FLIP-FLOP R-S (RESETSET)...........................................................................2
...........................................................................2
4.3 FLIP-FLOPS COM CLOCK....................................................................................4
....................................................................................4
4.4 FLIP-FLOP R-S COM CLOCK..............................................................................5
..............................................................................5
4.5 FLIP-FLOP J-K................................................................................................
6
J-K................................................................................................6
4.6 FLIP-FLOP T ("TOGGLE")...............................................................................
6
")...............................................................................6
4.7 FLIP-FLOP D...................................................................................................
7
D...................................................................................................7
4.8 LATCH D........................................................................................................
7
D........................................................................................................7
4.9 ENTRADAS ASSNCRONAS....................................................................................8
....................................................................................8
4.10 TEMPORIZAES DOS FLIP-FLOPS.....................................................................9
.....................................................................9
TEMPO DE AJUSTE (SETUP) E CONSERVAO (HOLD)..........................................................9
ATRASOS DE PROPAGAO ......................................................................................10
FREQNCIA MXIMA DE CLOCK (FMAX) ..................................................................10
TEMPOS DE DURAO DO CLOCK EM ALTO E BAIXO ................................................11
LARGURA DOS PULSOS ASSNCRONOS ..........................................................................11
TEMPOS DE TRANSIO DO CLOCK ..............................................................................11
CIRCUITOS COMERCIAIS............................................................................................11

4.11 CIRCUITOS COMERCIAIS SRIE SN74XX........................................................

13
SN74XX........................................................13
4.12 EXERCCIOS.................................................................................................16
.................................................................................................16
4.13 REFERNCIAS BIBLIOGRFICAS.......................................................................28
.......................................................................28

CURS O DE EL E TR N I C A DI G I T A L

4.
4 .1

CE FE T/ S C

FLIP FLOPS

Introduo
Os circuitos digitais podem ser classificados como circuitos combinacionais ou seqenciais. Os circuitos combinacionais so aqueles onde as sadas dependem apenas dos nveis lgicos colocados nas entradas. A
mesma combinao de entrada sempre produzir o mesmo resultado na
sada, porque circuitos combinacionais no possuem memria.
Por outro lado, entende-se por circuitos seqenciais queles cuja sada
em um determinado instante de tempo no depende apenas das entradas naquele instante de tempo, mas tambm das entradas anteriores e
da seqncia como elas foram aplicadas. A maioria dos sistemas digitais
composta tanto por circuitos combinacionais como de elementos de
memria. Os circuitos de memria mais utilizados em circuitos seqenciais tratam-se dos Flip-Flops e os circuitos "LATCH" so dispositivo biestvel (possuem dois estados estveis (0,1)). Eles permanecem em um
destes dois estados at ocorra algum evento que o faa assumir o outro
estado estvel. O fato do flip-flop manter uma informao ao longo do
tempo o caracteriza como um dispositivo de memria.

Fig. 4.1 Circuito Combinacional

V . 20 02

P g . 1

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CE FE T/ S C

Fig. 4.2 Circuito Seqencial

4 .2

Flip-Flop R-S (ResetSet)

O circuito bsico do flip-flop R-S mostrado na Fig. 4.3:

Fig. 4.3 Circuito lgico do flip-flop R-S com portas NAND

Neste circuito o estado futuro das sadas Q e seu complemento Q dependem das entradas R e S e do estado atual das sadas, conforme
mostrado na Tabela 4-1. Nas tabelas verdade dos Flip-Flops, Q refere-se
ao estado atual da sada, e Q0 refere-se ao estado anterior da sada Q.
Na ocorrncia de um estado no qual as sadas Q e Q no forem complementares, ser indicado atravs de um asterisco (*) que o estado proibido.

V . 20 04 -2

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CE FE T/ S C

Tabela 4-1 Tabela verdade de um Flip-Flop R-S

Caso

Q0

0
1
0
1
0
1
0
1

2
3
4

Q0
1
0
1
0
1
0
1
0

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
0
1
1
1*
1*

Q
1
0
1
1
0
0
1*
1*

No caso 1, com S = 0 e R = 0, as sadas Q e Q permaneceram com o estado anterior ( Q0 ), isto , o valor anterior da sada permanece memorizado. No caso 2, com S = 0 e R = 1, independente do estado anterior a
sada Q vai para 0 e Q vai para 1. No caso 3, com S = 1 e R = 0, a sada Q vai para 1 e Q vai para 0. No caso 4, com S = 1 e R = 1, as sadas
Q e Q vo para 1, entrando em um estado proibido.
Uma tabela verdade simplificada e o smbolo do flip-flop R-S so:

S
0
1
0
1

R
0
0
1
1

Q
Q0
1
0
*

Q
Q0
0
1
*

Fig. 4.4 Simbologia do flip-flop R-S e tabela verdade

O circuito do flip-flop R-S tambm pode ser implementado usando portas

NOR.

V . 20 04 -2

CURS O DE EL E TR N I C A DI G I T A L

4 .3

CE FE T/ S C

Flip-Flops com clock

Circuitos que utilizam clock so chamados de circuitos sncronos. Muitos
flip-flops utilizam um sinal de clock para determinar o momento em que
suas sadas mudaro de estado. O sinal de clock comum para todas as
partes do circuito. Normalmente, o sinal de clock uma onda quadrada.
Quando o circuito do Flip-Flop utiliza diretamente o nvel alto ou baixo
para determinar a mudana das sadas, denominamos este circuito de
LATCH, e o sinal de disparo denominado de ENABLE. Nos Flip-Flops a
sada pode mudar de estado durante uma transio positiva (nvel 0
para nvel 1) ou transio negativa (nvel 1 para nvel 0). A representao grfica do tipo de clock :

Fig. 4.5 Simbologia de flip-flops com clock na transio de subida e descida

O detector de transio um circuito que habilitar, por alguns instantes, as entradas, durante a transio de CLOCK. O circuito tpico de um
detector de transio mostrado na Fig. 4.6:

Fig. 4.6 Circuitos detectores de transio positiva e negativa

Os tempos dos pulsos de CLK* correspondem aos tempos de atraso da

porta INVERSORA, em torno de 5 ns.
V . 20 04 -2

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4 .4

CE FE T/ S C

Flip-Flop R-S com clock

O circuito interno mostrado na Fig. 4.7:

Fig. 4.7 Circuito lgico interno do flip-flop R-S com clock

O smbolo do flip-flop R-S com clock e a tabela verdade so:

S
X
0
1
0
1

R
X
0
0
1
1

Clk
0

Q
Q0
Q0
1
0
*

Q
Q0
Q0
0
1
*

S
X
0
1
0
1

R
X
0
0
1
1

Clk
0

Q
Q0
Q0
1
0
*

Q
Q0
Q0
0
1
*

Fig. 4.8 Flip-flop R-S com clock

V . 20 04 -2

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4 .5

CE FE T/ S C

Flip-Flop J-K
O smbolo do flip-flop J-K e a tabela verdade so:

J
X
0
1
0
1

K
X
0
0
1
1

Clk
0

Q
Q0
Q0
1
0

Q0

Q
Q0
Q0
0
1
Q0

Fig. 4.9 Flip-flop J-K

O funcionamento do flip-flop J-K semelhante ao do R-S. A diferena

que o flip-flop J-K no possui a condio proibida. Na situao em que
J = K = 1 a sada complementada.

4 .6

Flip-Flop T ("Toggle")
um flip-flop com uma nica entrada, onde J e K so conectados em um
nico ponto denominado de entrada T. O smbolo e a tabela verdade
deste flip-flop so mostrados na Fig. 4.10. Se a entrada T for levada a 1
este flip-flop opera como um divisor de freqncia.
T

Fig. 4.10

V . 20 04 -2

T
X
0
1

CLK

0,1

Q
Q0
Q0

Q0

Q
Q0
Q0
Q0

Flip-flop T simbologia e tabela verdade

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4 .7

CE FE T/ S C

Flip-Flop D
um flip-flop com uma nica entrada, onde J e K (ou R e S) so conectados atravs de um INVERSOR em um nico ponto denominado de entrada T. Na presena do clock, o valor digital da entrada D copiado para a
sada e armazenado at a ocorrncia do prximo clock. O circuito interno do flip-flop D mostrado na Fig. 4.12:
S (J)

R (K)

Fig. 4.11 Circuito lgico interno do flip-flop D

O smbolo do flip-flop D e a tabela verdade so:

D
X
0
1

Clk
0

Q
Q0
0
1

Q
Q0
1
0

Fig. 4.12 Flip-flop D simbologia e tabela verdade

4 .8

Latch D
O smbolo lgico do latch D mostrado na Fig. 4.14. Diferentemente do
flip-flop D, o latch D possui uma entrada EN , que sensvel ao nvel e
no a borda. Quando esta entrada estiver habilitada, a sada Q a cpia
da entrada D. Se ela estiver desabilitada, a sada manter o estado anterior. O circuito interno mostrado na Fig. 4.13:

V . 20 04 -2

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CE FE T/ S C

Fig. 4.13 Circuito interno do latch D

EN
0
1
1

D
X
0
1

Q
Q0
0
1

Q
Q0
1
0

Fig. 4.14 Latch D simbologia e tabela verdade

4 .9

Entradas assncronas
Todas as entradas dos flip-flops at agora vistos dependem do sinal de
clock. Estas entradas so chamadas entradas sncronas. Em muitos flipflops existem outras entradas que no dependem do sinal de clock para
atuarem, e por isso so chamadas de entradas assncronas. Essas entradas so usadas para alterar a qualquer instante, o estado do flip-flop
para 0 ou 1. A Tabela 4-2 mostra a tabela verdade das entradas assncronas PRESET ( PRE ) e CLEAR( CLR ).

Estas entradas so normal-

mente ativas pelo nvel baixo, porque na tecnologia TTL a corrente de

entrada em nvel alto muito menor que no nvel baixo, resultando assim um menor consumo de potncia no CI.

V . 20 04 -2

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CE FE T/ S C
Tabela 4-2

PRE
1
0
1
0

CLR
1
1
0
0

Q
Q
operao normal
1
0
0
1
*
*

Para a operao normal do flip-flop, as entradas PRESET e CLEAR devem

estar em 1. A qualquer momento pode-se mudar a sada Q para 0 ou
1 utilizando estas entradas. A ltima combinao no pode ser usada.
A Fig. 4.15 mostra as entradas assncronas de um flip-flop J-K e sua tabela verdade:

PRE CLR J
0
1
X
1
0
X
1
1
X
1
1
0
1
1
1
1
1
0
1
1
1

K
X
X
X
0
0
1
1

Clk
X
X
0

Q
1
0
Q0
Q0
1
0
Q0

Q
0
1
Q0
Q0
0
1
Q0

Fig. 4.15 flip-flop J-K com entradas assncronas - simbologia e tabela verdade

4 . 1 0 Temporizaes

dos Flip-Flops

As seguintes caractersticas de tempo devem ser respeitadas para o funcionamento correto dos flip-flops.
Tempo de ajuste ( setup ) e conservao ( hold )
Os tempos de setup (ts ) e hold (th ) so parmetros que devem ser observados para que o flip-flop possa trabalhar de modo confivel. O temV . 20 04 -2

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CE FE T/ S C

po de setup corresponde ao intervalo mnimo de tempo no qual as entradas devem permanecer estveis antes da transio do clock. O tempo de hold corresponde ao intervalo mnimo no qual as entradas devem
permanecer estveis depois da transio do clock.

Fig. 4.16 Tempos de setup e hold

Atrasos de Propagao
O atraso de propagao intervalo de tempo entre a aplicao de um
sinal na entrada e o momento que a sada muda. Este atraso pode variar quando ocorre uma mudana de 1 para 0 (transio de descida) e 0
para 1 (transio de subida).

Fig. 4.17 Atrasos de propagao

Freqncia mxima de clock (f M A X )

a freqncia mais alta que pode ser aplicada na qual o flip-flop funciona de modo confivel.

V . 20 04 -2

10

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CE FE T/ S C

Tempos de durao do clock em ALTO e BAIXO

O tempo de durao mnima do clock em nvel ALTO ( twH ) e em nvel BAIXO, ( twL ).

Fig. 4.18 Tempos de durao de clock em ALTO e BAIXO

Largura dos pulsos assncronos

As entradas assncronas PRESET e CLEAR possuem larguras mnimas
(tw(L)) de pulsos para uma operao correta.

Fig. 4.19 Larguras mnimas de pulsos assncronos

Tempos de transio do clock

Para garantir o funcionamento correto do flip-flop, o tempo transio do
clock deve ser o menor possvel. Para dispositivos TTL esse tempo
50 ns e para dispositivos CMOS, 200 ns.
Circuitos comerciais
Os principais parmetros de tempo desses integrados so mostrados na
Tabela 4-3. As temporizaes variam conforme a tecnologia utilizada
(CMOS, TTL, ECL), famlia (40XX, 54XX, 74XX), tambm srie (padro,
LS, ALS, F, HC, HCT, etc).

V . 20 04 -2

11

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CE FE T/ S C

Tabela 4-3 Temporizaes de Flip-Flops

Sries da famlia 74/54
Parmetro
LS

HC

ts

20

20

60

25

ns

th

ns

40

24

200

31

ns

25

16

200

31

ns

tpHL (de CLR ou PRE para Q)

40

24

225

41

ns

tpLH (de CLR ou PRE para Q)

25

16

225

41

ns

37

15

100

25

ns

30

20

100

25

ns

15

30

20

MHz

tpHL (de CLK para Q)

tpLH (de CLK para Q)

twH (CLK)
twL (CLK)
fMAX

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Unit
Standard

12

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4 .1 1

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CE FE T/ S C

Circuitos Comerciais Srie SN74XX

13

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V . 20 04 -2

CE FE T/ S C

14

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CE FE T/ S C

15

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4 .1 2
a)

CE FE T/ S C

Exerccios

Dado o conjunto de entradas J e K mostradas indicar o comportamento da sada Q

para os Flip-Flops JK disparado pela borda positiva () e JK disparado pela borda negativa ().

2)

Completar o diagrama para o LATCH RS sem sincronismo.

3)

Complete o diagrama de tempo considerando o LATCH RS sincronizado no nvel alto.

4)

Complete o diagrama de tempo considerando o LATCH tipo D sincronizado no nvel

alto.

V . 20 04 -2

16

CURS O DE EL E TR N I C A DI G I T A L

5)

CE FE T/ S C

Complete o seguinte diagrama de tempo dos Flip-Flop JK sincronizados na borda de

descida e subida:

V . 20 04 -2

17

CURS O DE EL E TR N I C A DI G I T A L

6)

CE FE T/ S C

Para os FFs JK mostrados abaixo, responda as questes:

a.
b.
c.
d.
A

Quais so as entradas e as sadas?

Quais so entradas sncronas e quais assncronas?
Qual o nvel lgico de operao (alto ou baixo) de todas as entradas?
Faa o diagrama de tempo para a sada Q de cada casos.
J

Pr Q

clk
B

FFa
A

Pr Q

clk
K Clr Q

FFb
A

Pr Q

clk

FFd

FFe

Pr Q

clk
K Clr Q

K Clr Q

FFc

Pr Q

Pr Q

clk

clk
K Clr Q

K Clr Q

FFf

K Clr Q

Clk

A
B
Pr
Clr

FFa
FFd
FFc

FFd

FFe

FFf

V . 20 04 -2

18

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7)

CE FE T/ S C

Dado o FF SR abaixo, complete o diagrama de tempo para a sada Q.

A

Clk
B

R CLR Q

Clk
Clr

A
B

8)

Dado o LATCH JK abaixo, complete o diagrama de tempo para a sada Q . Considere a

sada inicialmente em 0 (zero) .
A

En
B

Clk

A
B

V . 20 04 -2

19

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9)

CE FE T/ S C

Dado o FF JK abaixo, complete o diagrama de tempo para a sada Q.

DADO

J PR

Clk
K CLR Q
Clk

Clr
PR

DADO

10) Dado o FF D abaixo, complete o diagrama de tempo para a sada Q.

DADO

D PR

Clk
CLR

Clk

Clr
PR

DADO

V . 20 04 -2

20

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CE FE T/ S C

11) Faa o diagrama de tempo do circuito abaixo, para as sadas Q1, Q2, e entrada D

DADO

J1

Q1

J2

Q2

Clk
K1 Q1
Q1

K2 Q2
Q1

Clk

V . 20 04 -2

21

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12)

CE FE T/ S C

Para cada Flip-Flop ou LATCH tipo SR, faa o diagrama de tempo para as sadas indicadas.

a)

Considere inicialmente Q = 0.

b)

En

Q
Q

Considere inicialmente Q = 1.

B
C

c)

En

Q
Q

Considere inicialmente Q = 1.

B
C

V . 20 04 -2

22

CURS O DE EL E TR N I C A DI G I T A L

A
C

d)

CE FE T/ S C

Clk

Considere inicialmente Q = 0.

B
C

e)

Clk
R

Considere inicialmente Q = 1.

B
C

13) Para cada Flip-Flop ou LATCH tipo D, faa o diagrama de tempo para as sadas.
A

En

a)

Q
Q

Considere inicialmente Q = 0.

C
Q

V . 20 04 -2

23

CURS O DE EL E TR N I C A DI G I T A L
A

En

Q
Q

b)

CE FE T/ S C

Considere inicialmente Q = 1.

A
C

Clk
Q

c)

Considere inicialmente Q = 0.

C
Q

A
C

d)

Clk
Q

Considere inicialmente Q = 1.

C
Q

V . 20 04 -2

24

CURS O DE EL E TR N I C A DI G I T A L

CE FE T/ S C

14) Para cada FF tipo JK, faa o diagrama de tempo para as sadas Q e Q .
A
C

a)

Clk

Considere inicialmente Q = 1.

B
C

b)

Clk
K

Considere inicialmente Q = 0.

B
C

15) Para cada FF tipo T, faa o diagrama de tempo para as sadas solicitadas

A
C

a)

Clk
Q

Considere inicialmente Q = 0.

V . 20 04 -2

25

CURS O DE EL E TR N I C A DI G I T A L
A

CE FE T/ S C

Clk
Q

b)

Considere inicialmente Q = 1.

A
C
B

c)

Pr

Clk
K

Q
Clr

Considere inicialmente Q = 0.

B
C

V . 20 04 -2

26

CURS O DE EL E TR N I C A DI G I T A L

CE FE T/ S C

CLK

CLR

16) Dado o FF JK do CI 74LS107 abaixo, complete o diagrama de tempo para a sada 1Q.
+5V

0V

DADO

Clk
CLR
DADO

17) Dado o FF JK do CI 74LS109 abaixo, complete o diagrama de tempo para a sada 1Q.
+5V

0V

PR

CLK

DADO

CLR

Clk
PR
CLR

DADO

V . 20 04 -2

27

CURS O DE EL E TR N I C A DI G I T A L

4 .1 3

CE FE T/ S C

Referncias Bibliogrficas

1. Ba, N. Apostila de Eletrnica Digital Flip-Flops, CEFET/SC, 1999.

2. Muller Neto, F. O. Apostila de Instrumentao Famlias Lgicas,
CEFET/SC, 2004.
3. Montebeller, S.J. Apostila de Eletrnica II, FACENS.
4. Digital Logic: Pocket Data Book, Texas Instruments, 2003.

V . 20 04 -2

28