Reduccin de estados equivalentes

Mario Medina C. mariomedina@udec.cl

Reduccin de estados equivalentes

Proceso de diseo anterior no asegura el nmero mnimo de estados Reduccin de nmero de estados

Reduce el nmero de flip-flops Reduce la lgica combinacional

Asignacin de variables de estado tambin puede reducir lgica combinacional

Mario Medina

Ejemplo

Tabla de estados

Conversor serial de cdigo BCD8421 a cdigo Exceso-3

Bit menos significativo se recibe primero Anlisis bit-a-bit

Diagrama de estados

Estados equivalentes

Estados J, K y L son equivalentes

Misma salida, mismas transiciones a A

Estados N, M y P son equivalentes Estados H e I son equivalentes Estados H, I, J, K y L son funcionalmente equivalentes

Misma salida, mismas transiciones a A para X=0

Estados E, F y G son equivalentes

Mario Medina C.

Tabla de estados reducida

Tabla de transiciones

Mapas de excitacin

Circuito conversor BCD8421 a Exceso-3

Supone flip-flop D

Implementacin con NAND

Ejemplo: detector de secuencias con reinicializacin

Tabla de estados

Construir un circuito secuencial que reciba como entrada X una secuencia de 0s y 1s y genere salida Z=1 si la secuencia de entrada es 0101 1001

El circuito se reinicializa cada 4 bits

X=0101 0010 1001 0100 Z=0001 0000 0001 0000

Generaremos todos los posibles estados

Mario Medina C.

Diagrama de estados

Correspondencia de filas

Estados H e I son equivalentes

Tienen el mismo comportamiento frente a las mismas entradas Podemos reemplazar I por H en la tabla Estados K, M, N, P son tambin equivalentes a H

Estados J y L son equivalentes Con estos cambios, G y D son idnticas

E y F tambin lo son

Correspondencia de filas

Tabla de estados reducida

Diagrama de estados

Reduccin de estados equivalentes

Equivalente a diagrama de estados primitivo ya visto

Veremos dos mtodos

Mtodo de las particiones Mtodo de la tabla de implicancia

Tambin llamada diagrama de pares

Ambos mtodos llevan a resultados equivalentes

Permiten encontrar todos los estados equivalentes

Mario Medina C.

Mtodo de las particiones

Mtodo de las particiones

Por un conducto se envan datos de a cuatro bits en forma serializada. Disear un circuito secuencial sincrnico que detecte e indique a la recepcin del cuarto bit si el segundo y el cuarto bit enviados estuvieron en estado 1.
X=00101111000101010 Z=00001011000001010

Diagrama de estados

izquierda 0 derecha 1
0/0

0/0

1/0

2
1/0 0/0

3 5 6
1/0 0/0 1/0 0/0

1/0

4
0/0 1/0 0/0

7
1/0

10
0/0 0/0 1/0

11

0/0 1/1

0/0

12
1/0 1/0 0/0 0/0

13
1/1

14
1/1

15

1/1 1/0 0/0

0/0

Mtodo de las particiones

Estado Actual
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Prximos Estados (n+1) X=0 X=1 Estado Zn Estado 2 0 3 4 0 5 6 0 7 8 0 9 10 0 11 12 0 13 14 0 15 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 Zn 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1

Mtodo de las particiones

Reduccin de estados

Tabla con estados redundantes

Agrupe segn las salidas: Z=00 Clase a

Clase a 2 3 4 5 6 7 8 9

Z=01 Clase b
Clase b 12 13 10 11 14 15

Ahora agrupe segn prximos estados.

Clase a 1 a a 2 a a 3 a a 4 a a 5 b b 6 a a 7 b b 8 a a 9 a a 12 a a 13 a a 10 a a Clase b 11 a a 14 a a 15 a a

Mtodo de las particiones

Mtodo de las particiones

Reduccin de estados

Reduccin de estados

Contine agrupando hasta no existan ms estados indistinguibles.

a Clase a Clase b 8 a a 9 a a 12 a a 13 a a 5 c c 7 c c Clase c 5 d d 7 d d 10 a a 10 a a Clase c 11 a a 14 a a Clase d 11 a a 14 a a 15 a a 15 a a 1 c c a 1 2 a b 3 a b 4 a a Clase a 6 a a

Contine agrupando hasta no existan ms estados indistinguibles.

b 4 b b b 4 C C 6 C C 8 a a 9 a a 6 b b 8 a a 9 a a c 12 a a 13 a a 2 b e 12 a a 13 a a 2 b d d 3 b e 5 f f c 3 b d 5 e e e 7 f f 10 a a 11 a a d 7 e e 10 a a 11 a a f 14 a a 15 a a e 14 a a 15 a a

1 a a

Clase b 9 a a 12 a a 13 a a 2 a c 3 a c

1 b b

4 a a

6 a a

8 a a

d d

10

Mario Medina C.

Mtodo de las particiones

Mtodo de las particiones

Diagrama final de estados En rojo se muestra el estado inicial

Tabla final de estados

Estado Actual 1
Prximos Estados (n+1) X=0 X=1 Salidas Zn X=0 X=1

2 4 8 10 1 1

2 5 8 10 1 1

0 0 0 0 0 0

0 0 0 0 0 1

8
1/0 0/0

1/0 0/0 1/0 0/0

0/0

1
0/0

1/1

10
1/0 0/0 -/0

-/0

0/0

1
-/0

1/1

10
-/0

2 4 5 8 10

1/0

0/0

1/0

Definicin de comportamiento no especificado

Definicin de comportamiento no especificado

Asignacin de variables de estado

Asignacin de variables secundarias

8
-/0 0/0

6 estados requieren 3 FF, y 2 estados no definidos. Definir transicin a estados definidos. Agregar un circuito de inicializacin de los FF, conectado a CLR o PRE, y forzar un estado inicial (la flecha roja en el diagrama de estados). De esta forma los estados no definidos quedan como superfluos.
8
-/0 0/0

Para los estados no definidos:

1
-/0 1/0 1/1

10
-/0

5 10

Definicin de comportamiento no especificado

Definicin de comportamiento no especificado

Definiremos los estados indefinidos (L=111 y S=101) de la siguiente manera.

Estado Actual n Prximos Estados (n+1) X=0 010 011 100 001 000 000 100 110 X=1 010 110 100 001 000 000 100 110 Salidas Zn X=0 0 0 0 0 0 0 0 0 X=1 0 0 0 0 0 1 0 0

Mapas de transiciones y salida

Z = ABCX

-/0

8
-/0 -/0

-/0

0/0

1
-/0

1/1

10
-/0

000 010 110 011 100 100 101 111

0/0

1/0

Mario Medina C.

Definicin de comportamiento no especificado

Definicin de comportamiento no especificado

Mapas y ecuaciones de excitacin utilizando FF-T

Circuito final

TA = ABCX + ABC TB = ABC + ABC + ABC TC = ABCX + BC + AC

TA = ABCX + ABC TB = ABC + ABC + ABC TC = ABCX + BC + AC

Mtodo de la tabla de implicacin

Dos estados que tienen las mismas salidas ante las mismas entradas son equivalentes Tabla de implicacin o diagrama de pares

Mtodo de la tabla de implicacin

Permite encontrar todos los estados equivalentes Compara todos los estados entre s y determina condiciones necesarias y suficientes para la equivalencia de los estados

Sea la siguiente tabla de estados Tabla de implicacin compara todos los estados entre s

Tabla de implicacin (I)

Tabla de implicacin (II)

Primero, marcar con X aquellos estados cuyas salidas son diferentes

A y C, A y E, A y F, A yH

Eliminar los pares autoimplicados

Luego, revisar nuevamente la tabla D y F tienen X, por lo que A y B (que depende de D y F) tambin tiene X

A y D; D y A

Mario Medina C.

Tabla de implicacin (III)

Tabla de estados reducida

De la tabla final, puede decirse que

C y E son equivalentes A y D son equivalentes

Proceso termina si no se agregan ms X a la tabla

Procedimiento de construccin
Construir diagrama de pares Comparar cada par de filas de la tabla

Si las salidas son diferentes, marcar con X Eliminar los pares autoimplicados Si las salidas son iguales, marcar los pares implicados

Repetir hasta que no pueda marcar ms X Finalmente, i es igual a j para toda celda i-j que no contenga una X

Mario Medina C.