UTN FRM

Electrnica Aplicada I
Consideraciones de diseo
Gonzalo Berardo Noviembre 2013

El presente documento intenta enumerar conceptos a tener cuenta a la hora de encarar un diseo, para amplificadores FET. Tambin se realiza una analoga del diseo de amplificadores con BJT del Ing. A. Caldern, para su aplicacin en FET.

Qu debo conocer antes de disear?

Qu debo interpretar de las especificaciones de diseo?

UTN FRM ING. ELECTRONICA Gonzalo Berardo

Qu debo conocer antes de disear?

Conocer al elemento activo (JFET, MOSFET,ETC) Conocer las propiedades de sus configuraciones (FC, DC y CC) Conocer las ventajas y desventajas de sus polarizaciones (FIJA, AUTO, DIV)

Que debo interpretar de las especificaciones de diseo?

Como debemos tomar la seal de entrada (por tensin o por corriente) Como debemos entregar la seal de salida (por tensin o por corriente) Como debe ser la proporcin entre las mismas (ganancia)

UTN FRM ING. ELECTRONICA Gonzalo Berardo

 Conocer al elemento activo (JFET, MOSFET,ETC)

Significa, familiarizarse con: JFET:

Las curvas caractersticas de transferencia y de salida Condiciones y zonas de funcionamiento Parmetros ms caractersticos

= . 1

MOSFET DRECREMENTAL:

MOSFET ICREMENTAL:

= . 1

UTN FRM ING. ELECTRONICA Gonzalo Berardo

Si

tenemos:

MOSFET INCREMENTALL:

MOSFET ICREMENTAL:

= . =

UTN FRM ING. ELECTRONICA Gonzalo Berardo

 Conocer las propiedades de sus configuraciones (FC, DC y CC)

Un transistor en Fuente/ Emisor Comn: - Ganancias altas de tensin y corriente - Impedancia de entrada moderada-alta - Impedancia de salida alta Es la configuracin ms usada para dar alta ganancia Un transistor en Drenador/Colector Comn: Se Ganancia de tensin prxima a la unidad (seguidor fuente/emisor) Ganancia de corriente alta Impedancia de entrada alta Impedancia de salida baja usa como adaptador de impedancias. (CC) (DC) (FC)

Un transistor en Compuerta/Base Comn: Se Ganancia de corriente prxima a la unidad Ganancia de tensin alta Impedancia de entrada baja Impedancia de salida alta usa en aplicaciones en alta frecuencia

NOTA: Para construir amplificadores con ciertas caractersticas, se suelen combinar varias etapas bsicas.

UTN FRM ING. ELECTRONICA Gonzalo Berardo

 Conocer las ventajas y desventajas de sus polarizaciones

POLARIZACION FIJA

AUTOPOLARIZACION

= .

Nos obliga a trabajar con pequeas (Cond. de diseo)

Ideal para la ganancia en corriente UTN FRM ING. ELECTRONICA Gonzalo Berardo

POLARIZACION POR DIVISOR DE TENSION

= .

UTN FRM ING. ELECTRONICA Gonzalo Berardo

Qu debo conocer antes de disear?

Conocer al elemento activo (JFET, MOSFET,ETC) Conocer las propiedades de sus configuraciones (FC, DC y CC) Conocer las ventajas y desventajas de sus polarizaciones (FIJA, AUTO, DIV)

Que debo interpretar de las especificaciones de diseo?

Como debemos tomar la seal de entrada (por tensin o por corriente) Como debemos entregar la seal de salida (por tensin o por corriente) Como debe ser la proporcin entre las mismas (ganancia)

UTN FRM ING. ELECTRONICA Gonzalo Berardo

Como debemos tomar la seal de entrada (por tensin o por corriente)

La seal de entra, proveniente de un transductor o de una etapa previa, la podemos modelizar para el anlisis como: Un generador de tensin en serie con una resistencia Un generador de corriente en paralelo con una resistencia

. +

(Cond. de diseo)

. +

(Cond. de diseo)

UTN FRM ING. ELECTRONICA Gonzalo Berardo

Como debemos entregar la seal de salida (por tensin o por corriente)

La seal de salida, que se deber suministrar a una carga puntual o a una etapa posterior, la podemos modelizar para el anlisis como: Un generador de tensin (dependiente) en serie con una resistencia Un generador de corriente (dependiente) en paralelo con una resistencia

. +

(Cond. de diseo)

. +

(Cond. de diseo)

UTN FRM ING. ELECTRONICA Gonzalo Berardo

 Como debe ser la proporcin entre las mismas (ganancia)

Para poder cumplir con las especificaciones de ganancia (o de potencia), quizs sea necesario disear ms de una etapa. Siendo la ganancia total, el producto de las mismas: = .
2.

Por lo tanto, el diseo puede contener una etapa de pequea seal, otra para seales fuertes y una ltima para potencia. Es sumamente importante conocer las caractersticas generales que tiene cada una de estas etapas. Por ejemplo:

TRANSDUCTOR

PEQUEA SEAL

SEALES FUERTES

POTENCIA

CARGA

GANANCIA: ESTABILIDAD: RENDIMIENTO:

ALTA ALTA/MODERADA 12%

MODERADA MODERADA 25%

BAJA MODERADA/BAJA 50%

MARGEN DINAMICO

La pendiente de la RCD y la ubicacin del punto de trabajo Q determinan el margen dinmico: La excursin de seal max hacia el corte: La excursin de seal min hacia la regin hmica: = =
.

UTN FRM ING. ELECTRONICA Gonzalo Berardo

CONDICIONES PARA EVITAR DISTORSIN:

Adaptacin para el diseo con FET, del material Diseo de Amp. con BJT Ing. A. Caldern

Ra. Condicin: .

= .

. +
JFET N

iD = iop +

.1
RD Rs1 RL

Vop

La eleccin correcta del valor de altas y viceversa. Si Si Si = => => =>

nos permitir obtener valores bajos de

pero corrientes

Amp. de Tensin . 1 . Amp. de Potencia Amp. de Corriente y , hallamos .

De acuerdo a

(dato de diseo) y la relacin que elija entre

Para el caso de los trs. JFET y MOSFET de tipo decremental, la corriente de drenaje se puede modelizar de acuerdo a la expresin:
2

= Podemos hallar para futuros clculos. =

. (

1)

UTN FRM ING. ELECTRONICA Gonzalo Berardo

2 3

Da. Condicin: + 1

Ra. Condicin: + +

es aquella tensin que a partir de la cual, se asegura que el JFET se encuentra trabajando en la zona de saturacin. Es decir: = (cond. de canal estrangulado)

Ta. Condicin: = + +

Debo verificar:

UTN FRM ING. ELECTRONICA Gonzalo Berardo

EJEMPLO DISEO 1 (Resuelto segn Libro: Sedra Smith)

Especificaciones de diseo:
Configuracin y polarizacin propuesta: = =1 = =

Fuente comn con auto polarizacin.

VDD

R1

RD Vo JFET N

Datos del Trs. JFET a utilizar: = = 3

Vi RL Rs1 R2

Rs2

En este caso, el diseo comienza, seleccionando una corriente de drenaje de reposo , entre un 30% y 70% de , para trabajar en la regin de mayor linealidad de la curva de transferencia. 3 . = Siendo:
2

7 . . =

(Cond. 1)

1 para futuros clculos:

Podemos calcular el valor de = (1 ). =

UTN FRM ING. ELECTRONICA Gonzalo Berardo

Como podemos observar en el grfico, la pendiente de la RCD y la ubicacin de la tensin encuentran condicionadas por el margen dinmico del punto de trabajo Q. Es decir: La excursin de seal hacia el corte: La excursin de seal hacia la regin hmica: = =
.

, se

ANALISIS DE SEAL

G + Vi Rb S Vgs

D gm.vgs

Rs1

RD

RL

Vo

. |

. |

=3

= . . // = . . + = . + 1

. . // = = . + 1 . + 1

UTN FRM ING. ELECTRONICA Gonzalo Berardo

ANALISIS DE CONTINUA

VDD

VDD

R1

RD

RD

= . + 2 = .

JFET N

JFET N

Rs1 R2

RGG

Rs1

= 137

RGG Rs2 Rs2

Si es grande, me disminuye la gananacia. Si 2 es pequea, me disminuye la estabilidad ( ).

2 >

(Cond. 2)

Asumimos:
2

= =

.
2

= = 137

. 137

UTN FRM ING. ELECTRONICA Gonzalo Berardo

Volviendo a la expresin de ganancia, podemos despejar = . |. . . +1 . 1 , + =1 1

//

para luego calcular

=| =

Con los valores comerciales de las resistencias requerimiento de ganancia:

, hay que verificar si se est cumpliendo el

Verificacin:

= 3

Conocido el valor de las resistencias de la malla de salida del circuito en condiciones estticas, procedemos a calcular : = = = 13 Debo verificar que la tensin se encuentre en la regin de saturacin. 13 3 = 1 + +
2

+ 7 +

Verificacin:

Veamos la excursin de seal (margen dinmico), para ello calculamos previamente = + // = + = 7 + 1 1 = 1

UTN FRM ING. ELECTRONICA Gonzalo Berardo

= =

.1 = 13

= =7

Verificacin:

=
Verificacin:

= + + = + 13 + =

Podemos observar que se verifica la condicin, pero no se ha tenido en cuenta ningn margen de seguridad. = = // =1 => =

UTN FRM ING. ELECTRONICA Gonzalo Berardo

EJEMPLO DISEO 2 (Resuelto segn analoga del criterio de Caldern aplicado a FET)
Especificaciones de diseo:
Configuracin y polarizacin propuesta:
VDD

=1

Fuente comn con auto polarizacin.

R1

RD Vo JFET N

Datos del Trs. JFET a utilizar:

= = = 3

Vi RL Rs1 R2

Rs2

1
=

Ra. Condicin: .

Como pretendemos amplificar tensin, se sabe que: . = = . F. Seg (1,1) => => =1 =

=>

Por lo tanto, conocida la resistencia y la tensin en

, calculamos =

=
Calculamos la =

=> para posteriores clculos:

=>

UTN FRM ING. ELECTRONICA Gonzalo Berardo

2
Siendo: Conocida

Da. Condicin: + 1

=|
13

=
+1 = 3

=> F. Seg (1,2) =>

= 13 =3

hallamos el valor de

: => =7

ANALISIS DE SEAL De la expresin de la ganancia, podemos despejar el valor de

=
=|
|

. .

siendo = 1 valor comercial =>

=1 1 =3

=3

NOTA: Elijo menor porque lo que me interesa es que sea lo ms chica posible.

Verificacin:

=
3 = 711 valor comercial
2

=7

= 3

Verificacin:

= + 2 = 3

UTN FRM ING. ELECTRONICA Gonzalo Berardo

3
Es decir:

Ra. Condicin: + +

es aquella tensin que a partir de la cual, se asegura que el JFET se encuentra trabajando en la zona de saturacin. = (cond. de canal estrangulado) =3 => =

Por lo tanto:

13

=>

=1

4
=3 =

Ta. Condicin: = + +

+1

=>

Verificacin:

. . 3

Veamos la excursin de seal (margen dinmico): (Cond. De diseo) => = =

Verificacin:

= . = . 1 =

UTN FRM ING. ELECTRONICA Gonzalo Berardo

=1

= 3

Verificacin:

Por ltimo, calculamos: = // => = => = =1

UTN FRM ING. ELECTRONICA Gonzalo Berardo