Biestable

R1, R2 = 1 k R3, R4 = 10 k

Un biestable (flip-flop o LATCH en ingls), es un multivibrador capaz de permanecer en uno de dos estados posibles durante un tiempo indefinido en ausencia de perturbaciones.1 Esta caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en:

Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS. Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj. Si las entradas de control dependen de la de sincronismo se denominan sncronas y en caso contrario asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las sncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D. Los biestables sncronos activos por flanco (flip-flop) se crearon para eliminar las deficiencias de los latches (biestables asncronos o sincronizados por nivel).
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1 Biestable T (Toggle) 2 Biestable JK

o o

2.1 Biestable JK activo por flanco 2.2 Biestable JK Maestro-Esclavo

3 Ejemplo con componentes discretos 4 Aplicacin 5 Secuenciacin y metaestabilidad 6 Referencias 7 Vase tambin

Biestable T (Toggle)[editar editar cdigo]

Smbolo normalizado: Biestable T activo por flanco de subida.

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T cambia de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de un biestable JK, unin que se corresponde a la entrada T. No estn disponibles comercialmente. La ecuacin caracterstica del biestable T que describe su comportamiento es:

y la tabla de verdad:

T Q Qsiguiente 0 0 1 1 0 1 0 1 0 1 1 0

Biestable JK[editar editar cdigo]

Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es idntico al del flip-flop SR en las condiciones SET, RESET y de permanencia de estado. La diferencia est en que el flip-flop J-K no tiene condiciones no vlidas como ocurre en el S-R. Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:

J: El grabado (set en ingls), puesta a 1 nivel alto de la salida. K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena. La ecuacin caracterstica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:

J K Q Qsiguiente 0 0 0 0 0 1 1 0 1 1 1 1 0 1 X X 0 1 0 1 0 1 1 0

X=no importa
Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la salida en el prximo flanco de reloj y q el estado actual):

J K Q 0 0 0 1 1 0 1 1
El biestable se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958, por lo cual se le concedi el Premio Nobelen fsica de 2000.

q 0 1

Biestable JK activo por flanco[editar editar cdigo]

Smbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco de bajada

Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misin es la de permitir el cambio de estado del biestable cuando se produce unflanco de subida o de bajada, segn sea su diseo. Su denominacin en ingls es J-K Flip-Flop Edge-Triggered. De acuerdo con la tabla de verdad, cuando las entradas J y K estn a nivel lgico 1, a cada flanco activo en la entrada de reloj, la salida del biestable cambia de estado. A este modo de funcionamiento se le denomina modo de basculacin (toggle en ingls).

Ejemplo: 74LS73

Biestable JK Maestro-Esclavo[editar editar cdigo]

Smbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b) activo por nivel bajo

Aunque an puede encontrarse en algunos equipos, este tipo de biestable, denominado en ingls J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido reemplazado por el tipo anterior. Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los valores de las entradas J y K y en el flanco de bajada (o de subida) se refleja en la salida.

Otra forma de expresar la tabla de verdad del biestable JK es mediante la denominada tabla de excitacin:

q 0 0 1 1

Q 0 1 0 1

J 0 1 X X

K X X 1 0

Siendo q el estado presente y Q el estado siguiente. La ecuacin caracterstica del flip flop jk es: Q(t+1)=JQ+KQ la cual se obtiene de la tabla caracterstica del flip flop.

Ejemplo con componentes discretos[editar editar cdigo]

Figura 1.- Circuito multivibrador biestable

Aunque, en general, los biestables utilizados en la prctica estn implementados en forma de circuitos integrados, en la Figura 1 se representa el esquema de un sencillo circuito multivibrador biestable, realizado con componentes discretos, cuyo funcionamiento es el siguiente: Al aplicar la tensin de alimentacin (Vcc), los dos transistoresiniciaran la conduccin, ya que sus bases reciben un potencial positivo, TR-1 a travs del divisor formado por R-3, R-4 y R-5 y TR-2 a travs del formado por R-1, R-2 y R-6, pero como los transistores no sern exactamente idnticos, por el propio proceso de fabricacin y el grado de impurezas del material semiconductor, uno conducir antes o ms rpido que el otro. Supongamos que es TR-1 el que conduce primero. El voltaje en su colector disminuir, debido a la mayor cada de tensin en R-1, por lo que la tensin aplicada a la base de TR-2 a travs del divisor formado por R-2, R-6, disminuir haciendo que este conduzca menos. Esta disminucin de conduccin de TR-2 hace que suba su tensin de colector y por tanto la de base de TR-1, este proceso llevar finalmente al bloqueo de TR-2 (salida Y a nivel alto). Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, a travs de los condensadores C-1 y C-2 pasar a las bases de ambos transistores. En el caso de TR-1 no tendr ms efecto que aumentar su tensin positiva, por lo que este seguir conduciendo. En la base de TR-2 el impulso har que este transistor conduzca, realizndose un proceso similar al descrito al principio, cuando el que conduca primero era TR-1, que terminar bloqueando a este y dejando en conduccin a TR-2 (salida Y a nivel bajo). La secuencia descrita se repetir cada vez que se aplique un impulso en T. La salida cambia de estado con el impulso de disparo y permanece en dicho estado hasta la llegada del siguiente impulso, momento en que volver a cambiar. La cada de tensin en la resistencia comn de emisores (R-7) elimina la indecisin del circuito y aumenta la velocidad de conmutacin.

Aplicacin[editar editar cdigo]

Un biestable puede usarse para almacenar un bit. La informacin contenida en muchos biestables puede representar el estado de unsecuenciador, el valor de un contador, un carcter ASCII en la memoria de un ordenador, o cualquier otra clase de informacin. Un uso corriente es el diseo de mquinas de estado finitas electrnicas. Los biestables almacenan el estado previo de la mquina que se usa para calcular el siguiente. El T es til para contar. Una seal repetitiva en la entrada de reloj hace que el biestable cambie de estado por cada transicin alto-bajo si su entrada T est a nivel 1. La salida de un biestable puede

conectarse a la entrada de reloj de la siguiente y as sucesivamente. La salida final del conjunto considerado como una cadena de salidas de todos los biestables es el conteo en cdigo binario del nmero de ciclos en la primera entrada de reloj hasta un mximo de 2n-1, donde n es el nmero de biestables usados. Uno de los problemas con esta configuracin de contador (ripple counter en ingls) es que la salida es momentneamente invlida mientras los cambios se propagan por la cadena justo despus de un flanco de reloj. Hay dos soluciones a este problema. La primera es muestrear la salida slo cuando se sabe que esta es vlida. La segunda, ms compleja y ampliamente usada, es utilizar un tipo diferente de contador sncrono, que tiene una lgica ms compleja para asegurar que todas las salidas cambian en el mismo momento predeterminado, aunque el precio a pagar es la reduccin de la frecuencia mxima a la que puede funcionar. Una cadena de biestables T como la descrita anteriormente tambin sirve para la divisin de la frecuencia de entrada entre 2n, donde nes el nmero de biestables entre la entrada y la ltima salida.

Secuenciacin y metaestabilidad[editar editar cdigo]

Los biestables sncronos son propensos a sufrir un problema denominado metaestabilidad, que ocurre cuando una entrada de datos o de control est cambiando en el momento en el que llega un flanco de reloj. El resultado es que la salida puede comportarse de forma imprevista, tardando muchas veces ms de lo normal en estabilizarse al estado correcto, o incluso podra oscilar repetidas veces hasta terminar en su estado estable. En un ordenador esto puede suponer la corrupcin de datos o causar un fallo de programa. En muchos casos, la metaestabilidad en los biestables se puede evitar asegurndose de que los datos y las entradas de control se mantienen constantes durante un periodo de tiempo especificado antes y despus del flanco de reloj, denominados setup time (tsu) yhold time (th). Desafortunadamente, no siempre es posible cumplir estos requisitos, porque los biestables pueden estar conectados a entradas en tiempo real que son asncronas, y pueden cambiar en cualquier momento fuera del control del diseador. En este caso, lo nico que puede hacerse es reducir la probabilidad de error a un determinado nivel, dependiendo de la fiabilidad que se desee del circuito. Una tcnica para reducir la incidencia es conectar dos o ms biestables en cadena, de forma que la salida de una se conecta a la entrada de la siguiente, y con todos los dispositivos compartiendo la misma seal de reloj. De esta forma la probabilidad de un suceso metaestable puede reducirse considerablemente, pero nunca podr eliminarse por completo. Existen biestables robustos frente a la metaestabilidad, que funcionan reduciendo los tiempos de setup y hold en todo lo posible, pero incluso estos no pueden eliminar por completo el problema. Esto

es debido a que la metaestabilidad es mucho ms que un problema de diseo. Cuando el flanco de reloj y la entrada de datos estn suficientemente juntos, el biestable tiene que elegir el evento que ocurri antes. Y por ms rpido que se haga el dispositivo, siempre existe la posibilidad de que sucedan lo suficientemente juntos como para que no se pueda detectar cual es el que ocurri primero. As pues, es lgicamente imposible el construir un biestable a prueba de metaestabilidad. Otro parmetro temporal importante de un biestable es el retardo reloj-a-salida (clock-to-output tCO) o retardo de propagacin(propagation delay tP), que es el tiempo que el biestable tarda en cambiar su salida tras un flanco de reloj. El tiempo para una transicin alto-a-bajo (tPHL) es a veces diferente del de las transiciones de bajo-a-alto (tPLH). Cuando se conectan biestables en cadena, es importante asegurar que el tCO del primero es mayor que el hold time (tH) del siguiente, ya que en caso contrario, el segundo biestable no recibir los datos de forma fiable. La relacin entre tCO y tH est garantizada normalmente si ambos biestables son del mismo tipo.

FLIP-FLOPS
Los circuitos lgicos se clasifican en dos categoras. Los grupos de puertas descritos hasta ahora, y los que se denominan circuitos lgicos secunciales. Los bloques bsicos para construir los circuitos lgicos secunciales son los flip -flops. La importancia de los circuitos lgicos se debe a su caracterstica de memoria. Los flip - flops tambin se denominan "cerrojos", "multivibradores biestables" o "binarios". FLIP-FLOPS RS Este es el flip - flop bsico, su smbolo es el siguiente:

Figura 1: Smbolo lgico de un flip-flop SR El flip-flop tiene dos entradas R (reset) y S (set), se encuentran a la izquierda del smbolo. Este flip-flop tiene activas las entradas en el nivel BAJO, lo cual se indica por los circulitos de las entradas R y S. Los flip-flop tienen dos salidas complementarias, que se denominan Q y 1, la salida Q es la salida normal y 1 = 0. El flip-flop RS se puede construir a partir de puertas lgicas. A continuacin mostraremos un flip-flop construido a partir de dos puertas NAND, y al lado veremos su tabla de verdad correspondiente.

Figura 2: Circuito equivalente de un flip-flop SR

Entradas Modo de operacin R Prohibido Set Reset Mantenimiento 0 0 1 1 S 0 1 0 1

Salidas Q 1 1 0 Q 1 0 1

No cambia

Tabla 1: Tabla de verdad del flip-flop SR Observar la realimentacin caracterstica de una puerta NAND a la entrada de la otra. En la tabla de la verdad se define la operacin del flip-flop. Primero encontramos el estado "prohibido" en donde ambas salidas estn a 1, o nivel ALTO. Luego encontramos la condicin "set" del flip-flop. Aqu un nivel BAJO, o cero lgico, activa la entrada de set(S). Esta pone la salida normal Q al nivel alto, o 1. Seguidamente encontramos la condicin "reset". El nivel BAJO, o 0, activa la entrada de reset, borrando (o poniendo en reset) la salida normal Q. La cuarta lnea muestra la condicin de "inhabilitacin" o "mantenimiento", del flip-flop RS. Las salidas permanecen como estaban antes de que existiese esta condicin, es decir, no hay cambio en las salidas de sus estados anteriores. Indicar la salida de set, significa poner la salida Q a 1, de igual forma, la condicin reset pone la salida Q a 0. La salida complementaria nos muestra lo opuesto. Estos flip-flop se pueden conseguir a travs de circuitos integrados. FLIP-FLOPS RS SINCRONO El flip-flop RS es un dispositivo asncrono. No opera en conjuncin con un reloj o dispositivo de temporizacin. El flip-flop RS sncrono opera en conjuncin con un reloj, en otras palabras opera sincronizadamente. Su smbolo lgico se muestra a continuacin. Es igual a un flip-flop RS aadindole una entrada de reloj.

Figura 3: Smbolo de un flip-flop SR sncrono El flip-flop RS sncrono puede implementarse con puertas NAND. En las siguientes ilustraciones vemos primero como se aaden dos puertas NAND al flip-flop RS para construir un flip-flop RS sncrono. Las puertas NAND 3 y 4 aaden la caracterstica de sincronismo al cerrojo RS. La tabla de la verdad nos muestra la operacin del flip-flop RS sncrono. El modo de mantenimiento se describe en la primera lnea de la tabla de la verdad. Cuando un pulso de reloj llega a la entrada CLK (con 0 en las entradas R y S), las salidas no cambian, permanecen igual que antes de la llegada del pulso de reloj. Este modo tambin puede llamarse de "inhabilitacin" del FF. La lnea 2 es el modo de reset. La salida normal Q se borrar cuando un nivel ALTO active la entrada R y un pulso de reloj active la entrada de reloj CLK. Si R=1 y S=0, el FF no se pone a 0 inmediatamente, esperar hasta que el pulso del reloj pase del nivel BAJO al ALTO, y entonces se pone a 0. La lnea 3 de la tabla describe el modo set del flip-flop. Un nivel ALTO activa la entrada S (con R=0 y un pulso de reloj en el nivel ALTO), poniendo la salida Q a 1. La lnea 4 de la tabla de verdad es una combinacin "prohibida" todas las entradas estn en 1, no se utiliza porque activa ambas salidas en el nivel ALTO.

Figura 4: Circuito elctrico equivalente de un flip-flop SR sncrono

ENTRADAS Modo de operacin CLK Mantenimiento Reset Set Prohibido S 0 0 1 1 R 0 1 0 1

SALIDAS Q Q

No cambia 1 1 1 1 0 1

Tabla 2: Tabla de verdad de un flip-flop SR sncrono

Las formas de ondas, o diagramas de tiempo, se emplean mucho y son bastante tiles para trabajar con flip-flop y circuitos lgicos secunciales. A continuacin mostraremos un diagrama de tiempo del flip-flop RS sncrono. Las 3 lneas superiores representan las seales binarias de reloj, set y reset. Una sola salida Q se muestra en la parte inferior. Comenzando por la izquierda, llega el pulso de reloj 1, pero no tiene efecto en Q porque las entradas R y S estn en el modo de mantenimiento, por tanto, la salida Q permanece a 0. En el punto a del diagrama del tiempo, la entrada de set se activa en el nivel ALTO. Despus de cierto tiempo en el punto b, la salida se pone a 1. Mirar que el flip-flop ha esperado a que el pulso 2 pase del nivel BAJO a ALTO antes de activar la salida Q a 1. El pulso est presente cuando las entradas R y S estn en modo de mantenimiento, y por lo tanto la salida no cambia. En el punto C la entrada de reset se activa con un nivel ALTO. Un instante posterior en el punto d la salida Q se borra se pone a 0, lo cual ocurre durante la transicin del nivel BAJO a ALTO del pulso del reloj. En el punto e est activada la entrada de set, por ello se pone a 1 la salida Q en el punto f del diagrama de tiempos. La entrada S se desactiva y la R se activa antes del pulso 6, lo cual hace que la salida Q vaya al nivel BAJO o a la condicin de reset. El pulso 7 muestra que la salida Q sigue a las entradas R Y S todo el tiempo que el reloj est en ALTA. En el punto g del diagrama de tiempos, la entrada de set (S) va a nivel ALTO y la salida Q alcanza tambin el nivel ALTO. Despus la entrada S va a nivel BAJO. A continuacin en el punto h, la entrada de reset (R) se activa por un nivel ALTO. Eso hace que la salida Q vaya al estado de reset, o nivel BAJO. La entrada R entonces vuelve al nivel BAJO, y finalmente el pulso de reloj finaliza con la transicin del nivel ALTO al BAJO. Durante el pulso de reloj 7, la salida estuvo en el nivel ALTO y despus en el BAJO. Observar que entre los pulsos 5 y 6 ambas entradas R y S estn a 1. La condicin de ambas entradas R y S en el nivel ALTO, normalmente, se considera un estado prohibido para el flip-flop. En este caso es aceptable que R y S estn en el nivel ALTO, porque el pulso de reloj est en el nivel BAJO y el flip-flop no est activado.

Figura 5: Diagrama de pulsos

Flip-Flops
El "Flip-flop" es el nombre comn que se le da a los dispositivos de dos estados, que sirven como memoria bsica para las operaciones de lgica secuencial. Los Flip-flops son ampliamente usados para el almacenamiento y transferencia de datos digitales y se usan normalmente en unidades llamadas "registros", para el almacenamiento de datos numricos binarios.
ndice Conceptos de Electrnica Circuitos Digitales Operaciones Secuenciales Transferencia de Datos

Otros Dispositivos de Dos Estados

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Flip-Flop Set/Reset
El flip-flop de tipo set/reset, se activa (set) a un estado de alto en el lado Q, por medio de una seal de "set", y se mantiene en ese valor, hasta que se desactiva a una seal baja, por medio de una entrada en el lado de reset. Esto se puede implementar como el latch de puerta NAND o el latch de puerta NOR, y tambien como versin con pulso de clock(sincronizado). Una desventaja del flip-flop S/R, es que las entradas S=R=0 da un resultado ambiguo y debe evitarse. Elflip-flop J-K consigue superar este problema.

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Flip-Flops

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Anular Rebote de Interruptor

ndice Conceptos de Electrnica Circuitos Digitales Referencia Tocci, Digital Systems Cap. 5

Flip-Flop Set/Reset Latch de Puerta NAND

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El Flip-Flop D
El "flip-flop" tipo D, sigue a la entrada, haciendo transiciones que coinciden con las de la entrada. El trmino "D", significa dato; este "flip-flop" almacena el valor que est en la lnea de datos. Se puede considerar como una celda bsica de memoria. Un "flip-flop" D, se puede hacer con un "flip-flop" "set/reset", uniendo la salida set (estado alto) con la salida reset (estado bajo), a travs de un inversor. El resultado se puedesincronizar.
Construccin por Medio de un Latch NAND Flip-Flops ndice Conceptos de Electrnica Circuitos Digitales Operaciones Secuenciales

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Flip-Flop D a partir de un Latch NAND

La salida Q seguir a la entrada D tanto tiempo como este habilitado el "flipflop".

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Versin Sincronizada Latch NAND Puerta NAND Flip-Flops

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Flip-Flop D Sincronizado
Un flip-flop D construido con un latch NAND.

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Ejemplo de Salida Flip-Flops

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Salida Ejemplo: Flip-Flop D Sincronizado

El flip-flop D intenta seguir a la entrada D, pero no puede hacer la transicin requerida a menos que est habilitado por el "clock" (pulso de sincronismo). Ntese que si el clock es low (est bajo) cuando ocurre una transicin en D, la transicin correspondiente en Q, ocurre a la siguiente transicin alta del clock.

ndice Conceptos de Electrnica Circuitos Digitales Transferencia de Datos Aplicaciones del Flip-Flop J-K Referencia Tocci Digital Systems, Sec 5-7

Flip-Flops

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El Flip-Flop T
El flip-flop T o "toggle" (conmutacin) cambia la salida con cada borde de pulso de clock, dando una salida que tiene la mitad de la frecuencia de la seal de entrada en T.

ndice Conceptos de Electrnica

Circuitos Es de utilidad en la construccin de contadores binarios, divisores de frecuencia, Digitales y dispositivos de sumas binarias en general. Se puede hacer a partir de flip-flops Operaciones J-K, llevando ambas entradas J y K a alta (high). Secuenciales

Construccin de un flip-flop T desde un flip-flop J-K

Flip-Flops

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Circuitos Detectores de Borde

ndice Conceptos de Electrnica Circuitos Digitales Operaciones Secuenciales

Flip-Flops

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