Eb Logicasecuencial

MONOGRAFA CIENTFICA
Diseo y Sntesis de Sistemas de Lgica Secuencial
Autor: Jorge Portillo Meniz Profesor Titular de Escuela Universitaria Universidad de Las Palmas de Gran Canaria 2006
Jorge Portillo Meniz, 2006
SISTEMAS DE LGICA SECUENCIAL
MONOGRAFA CIENTFICA
ndice
INTRODUCCIN 7
CAPTULO 1. CONTADORES ASNCRONOS
11
Introduccin ......... 13
1.1 Biestable tipo T . 15 1.2 Divisor por 2 y divisor por 4 de la frecuencia de reloj
17
1.3 Contador ascendente y descendente de mdulo 4 .... 18 1.4 Contador ascendente y descendente de mdulo 8 .... 20 1.5 Contador asncrono reversible .......... 20 1.6 Contador asncrono de cualquier secuencia . 1.7 Limitaciones de los contadores asncronos .. 1.8 Contador asncrono, mtodo general de diseo ...............
22 23 24
1.9 Ejemplo de diseo de un contador asncrono.... 25
CAPTULO 2. CONTADORES SNCRONOS
27
Introduccin ...... 29
2.1 Configuracin genrica del contador sncrono ....
30
2.2 Mtodo sistemtico de diseo de contadores sncronos ....... 30 2.3 Ejemplos de diseo de contadores sncronos ...... 2.3.1 Contador sncrono generador de una secuencia ....
31 31
2.3.2 Contador sncrono generador de mas de una secuencia .... 36
CAPTULO 3. REGISTROS DE DESPLAZAMIENTO
41
Introduccin ...... 43

3.1 Registro Serie Serie, con entrada asncrona de Clear . 3.2 Registro Serie Paralelo ........................................................ 3.3 Registro Paralelo Serie .... 3.4 Registros Paralelo Paralelo .....
44 45 46 47
3.4.1 Con entrada de datos sncrona ... 47 3.4.2 Con entrada de datos asncrona . 48 3.5 Registro de Desplazamiento Universal / Mtodo Sistemtico de
Diseo................... 49
3.6 Ejemplo de diseo de un Registro de Desplazamiento Universal 50
CAPTULO 4. GENERADORES DE SECUENCIAS BINARIAS
53
Introduccin .......... 55
4.1 Generador de Secuencias Binarias basado en Registros .. 4.2 Generador de Secuencias Binarias Mltiples y Simultneas / Mtodo
56
Sistemtico de Diseo .. 59
4.3 Ejemplo de diseo de un GSBMS .... 62
CAPTULO 5. MAQUINAS SECUENCIALES FINTAS, AUTMATAS

DE MOORE Y AUTMATAS DE MEALY
67
Introduccin .... 69
5.1 Clasificacin de Autmatas .. 69 5.2 Fases en el diseo de Autmatas .. 72 5.3 Ejemplo de diseo de un Autmata Mealy ......
79
APNDICE. EJEMPLOS Y APLICACIONES A1. CONTADOR ASNCRONO A1.1 Diseo de un contador asncrono ascendente de mdulo 8,
(01234567) .....
83
85
MONOGRAFA CIENTFICA A1.2 Diseo de un contador asncrono ascendente de mdulo 6,

(012345) .. 86
A1.3 Diseo de un contador asncrono descendente de mdulo 4, (5432) . 88 A2. CONTADOR SNCRONO A2.1 Diseo Sistemtico de un contador sncrono ascendente de
mdulo 8 ....
90
A2.2 Diseo Intuitivo de un contador sncrono ascendente de

mdulo 256 (0..255) ... 93
A2.3 Diseo Sistemtico de un contador sncrono que genere las

secuencias binarias (76543210) y
(02461357) .. 97 A3. REGISTRO DE DESPLAZAMIENTO UNIVERSAL A3.1 Diseo de un Registro Universal de 4 bits .. 101 A4. GENERADOR DE SECUENCIAS BINARIAS MLTIPLES A4.1 Generador de las secuencias binarias 0 1 0 1 1 0 1 0 y
0 1 1 0 1 1 0 0 por el mtodo GSBMS ...... 104
A4.2 Generador de Patrones Binarios basado en un GSBMS ... 108 A5. MAQUINAS SECUENCIALES SNCRONAS, AUTMATAS A5.1 Autmata de Mealy . 112 A6. APLICACIONES DISEO DE SISTEMAS DIGITALES A6.1 Diseo de un Generador de Cdigo de lnea HDB3 .. 115
GLOSARIO
118
BIBLIOGRAFA
121
MONOGRAFA CIENTFICA
Introduccin
MONOGRAFA CIENTFICA
Introduccin
Este trabajo monogrfico pretende ser un texto o complemento para estudiantes universitarios de escuelas de ingeniera que incluyan Electrnica Digital en su plan de estudios. En esta publicacin monogrfica se analizan y evalan los diferentes mtodos sistemticos existentes para el diseo de contadores (considerando, donde proceda, procesos intuitivos de diseo), registros de desplazamiento, generadores de secuencias binarias y diseo de mquinas secunciales finitas. En el Tema 4 se propone un Mtodo Sistemtico Original de diseo para la generacin de Secuencias Binarias Mltiples y Simultneas.
Es importante comentar que en este documento se tendr en cuenta el aspecto funcional de los diseos y no se estudia el comportamiento temporal (los componentes se suponen ideales) de los circuitos, excepto en algunos ejemplos de aplicacin, ya que no se trata de implementar sistemas especficos sino de divulgar mtodos de diseo. Se entiende que cuando se trate de diseos de sistemas especficos, el diseador tendr en cuenta parmetros como, comportamiento dinmico, elctrico, tecnologa utilizada y otros, antes de dar el visto bueno final para la simulacin del sistema.
Al lector de esta monografa se le supone familiarizado con los trminos utilizados en electrnica digital y con los mtodos de diseo convencionales de sistemas combinacionales, aritmticos y secunciales. Igualmente se supone que el lector podra elegir los componentes

electrnicos idneos para la implementacin del sistema diseado, teniendo en cuenta parmetros como, velocidad de conmutacin, consumo, tecnologa y aplicacin.
Aunque podra obviarse es preferible comentar el hecho de que, en funcin del entorno de diseo y de la aplicacin, el diseador de sistemas digitales secunciales tendr que decidir cual es la tcnica ptima para implementar su diseo, ya sea, componentes discretos, lgica programable, software o firmware. En esta publicacin siempre se termina el diseo con el esquemtico del circuito, es decisin del diseador, en funcin de su entorno, la tcnica de la implementacin final.
10
MONOGRAFA CIENTFICA
Captulo 1 Contadores Asncronos
11
12
MONOGRAFA CIENTFICA
Introduccin
En un contador binario la interconexin de sus componentes depender de la
secuencia a generar y de la arquitectura utilizada en el diseo. Dependiendo de la arquitectura utilizada en su diseo, los contadores se pueden dividir en dos grandes grupos, Contadores Asncronos y Contadores Sncronos.
Figura 1 Contador genrico
El trmino asncrono se refiere a los sucesos que no poseen una relacin temporal fija entre ellos. El mtodo de diseo de contadores asncronos se basa en el hecho de que un biestable tipo T es por definicin un divisor por dos de la frecuencia Clk de reloj.
13

Los contadores asncronos se identifican por la conexin Clk de reloj. En este tipo de contadores la entrada de reloj del biestable que implementa al L.S.B. (bit de menor peso) se conecta al reloj Clk del sistema y para los biestables que implementan los sucesivos bits del contador la entrada de reloj Clk del biestable que implementa al Bit n+1 se conecta a la salida del biestable del Bit n (Clkn+1 = Qn), ver Figura 2.
Figura 2 Contador asncrono genrico de mdulo 2n
PULSO DE RELOJ (CLK) EN CONTADORES ASNCRONOS

Al no compartir el mismo pulso de reloj, en un contador asncrono, los biestables no siempre cambian de estado exactamente al mismo tiempo, esto podra causar glitches y comportamientos no deseados si no se ha estudiado de manera exhaustiva el funcionamiento dinmico (temporal) del sistema.
PARMETROS DE LOS BIESTABLES A TENER EN CUENTA PARA EL ESTUDIO

DINMICO DE LOS CIRCUITOS
Para el estudio temporal (dinmico) de los circuitos hay que tener en cuenta los parmetros que da el fabricante de los biestables en las hojas de caractersticas tcnicas, que nos servir para la correcta seleccin de los componentes. Los ms importantes son,
1. Tiempo de establecimiento (setup-time) Tiempo anterior al flanco de toma de datos. Durante este tiempo la seal de entrada ha de permanecer constante para evitar errores en la lectura.
14
MONOGRAFA CIENTFICA
2. Tiempo de mantenimiento (hold-time) Tiempo posterior al flanco de toma de datos (durante este tiempo la seal de entrada permanecer constante)
3. Tiempo de propagacin (delay-time) Tiempo que transcurre desde el flanco activo de reloj hasta el cambio de estado.
4. Tiempo de Preset y Clear Tiempo mnimo que deben de estar activadas las seales de Preset y Clear (de tenerlas el biestable) y que garantiza su correcto funcionamiento.
5. Frecuencia mxima de reloj Es la frecuencia mxima para la que el fabricante garantiza el correcto funcionamiento de los biestables.
Para los dispositivos combinacionales que se utilicen en la implementacin de los sistemas secunciales hay que considerar el tpd, el fan-out y el fan-in.
1.1 Biestable tipo T, divisor por dos de la frecuencia de Reloj

Un biestable tipo T , o su equivalente, acta como un divisor por dos de la frecuencia de su reloj. Por otro lado si observamos la tabla de secuencias adjunta (contador ascendente de mdulo 8) podemos comprobar que si comenzamos en el bit LSB (Q0), los bits del contador representan seales de frecuencia mitad del anterior, hasta llegar al MSB (Q2) que tiene la frecuencia de Q1/2. De estas dos caractersticas, se intuye la facilidad con la que se puede implementar un contador asncrono utilizando biestables tipo T.
En la Tabla 1 se representa la secuencia completa de un contador ascendente de mdulo 23 = 8 (000..111).
15

Tabla 1. Secuencia binaria de mdulo 8
Q2 0 0 0 0 1 1 1 1
Q1 0 0 1 1 0 0 1 1
Q0 0 1 0 1 0 1 0 1
Si la frecuencia de Q0 es F, resulta que la frecuencia de Q1 es F(Q0)/2 y la frecuencia de Q2 es F(Q1)/2. A su vez, en un contador asncrono, la frecuencia F es: Frecuencia F= F(Q0) = F(Clk)/2, ver figura 3. Si se utilizan tres biestables tipo T en cascada, como se muestra en la figura 3, se podra implementar el contador ascendente de la tabla en las salidas Q0, 1 y 2.
Figura 3 Contador asncrono ascendente de mdulo 23 = 8
En el dibujo el bit de menor peso (L.S.B.) esta implementado por el biestable de la izquierda Q0 y en la tabla este bit esta representado a la derecha de la tabla.
16
MONOGRAFA CIENTFICA 1.2 Divisor por 2 y divisor por4 de la frecuencia (Clk) de Reloj DIVISOR POR 2 DE LA FRECUENCIA DE RELOJ (CLK)
Cada biestable acta como un divisor por 2 de la frecuencia de su reloj (Clk).
fcia. Q0 = fcia. Clk/2 En un contador asncrono la salida del biestable Qn es la entrada de reloj para el biestable siguiente (Qn+1).
Figura 4 Divisor por 2 de la frecuencia de reloj
DIVISOR POR 4 DE LA FRECUENCIA DE RELOJ (CLK)

La fcia. de Qa = f (Clk)/2 = f (Clk)/21. La fcia. de Qb = f(Qb) = f (Qa)/2 = (f (Clk)/2)/2 = f (Clk)/22 = f(Clk)/4 La frecuencia en un biestable Qn es, fcia. Qn = f(Clk)/2n.
Figura 5 Divisor por 2 y divisor por 4 de la frecuencia Clk de reloj. Contador asncrono de mdulo 4
17
SISTEMAS DE LGICA SECUENCIAL 1.3 Contador ascendente y descendente de mdulo 4 CON BIESTABLES ACTIVOS EN EL FLANCO DE BAJADA DE LA SEAL DE RELOJ
Los contadores asncronos son por defecto ascendentes y descendentes al mismo tiempo. El contador ascendente en Qn, es descendente en /Qn y viceversa. Este hecho se da no por ser el contador asncrono sino por el hecho de generar la secuencia 2n completa. Si la cuenta del contador no fuese consecutiva y completa sino arbitraria no se podra establecer a priori una relacin entre las salidas Qn y las /Qn.
Con biestables activos en el flanco de bajada de la seal de reloj resulta un contador ascendente en Qn y descendente en /Qn.
Figura 6 Contador ascendente y descendente de mdulo 4
CON BIESTABLES ACTIVOS EN EL FLANCO DE SUBIDA DE LA SEAL DE RELOJ

Si se utiliza la misma arquitectura que en el diseo anterior y se eligen biestables activos en el flanco de subida, entonces el contador resultante es ascendente en /Qn y
descendente en Qn.
Con biestables activos en el flanco de subida de la seal de reloj resulta un contador descendente en Qn y ascendente en /Qn.
Figura 7
Contador ascendente y descendente de mdulo 4
18
MONOGRAFA CIENTFICA CONTADOR ASNCRONO - CONFIGURACIONES POSIBLES

An se pueden dar ms combinaciones de cmo configurar un contador asncrono. Hasta ahora se han conectado las salidas Qn a las entradas de reloj Clkn+1, pero si son las salidas /Qn en lugar de las salidas Qn las que se conectan a las entradas de reloj Clkn+1, entonces se invierte el resultado de las figuras 6 y 7.
Con biestables activos en el flanco de bajada y utilizando las salidas /Qn como entradas de Clkn+1, tendramos un contador descendente en Qn y por consiguiente ascendente en /Qn y por el contrario si utilizamos biestables activos en el flanco de subida y las salidas /Qn como entrada de Clkn+1 resultara un contador ascendente en Qn y descenderte en /Qn, invirtindose as el resultado obtenido cuando se utilizo las salidas Qn a las entradas Clkn+1. Todas las posibles configuraciones y resultados para el diseo de un contador asncrono se representan en la siguiente tabla,
TIPO DE BIESTABLE (flip-flop) UTILIZADO
SALIDA Qn QUE SE CONECTA A LA ENTRADA Clkn+1 Qn
TIPO DE CONTADOR RESULTANTE Descendente en Qn y ascendente en /Qn.
Activo en el flanco de subida (Clk) /Qn
Ascendente en Qn y descendente en /Qn.
Qn Activo en el flanco de bajada (Clk) /Qn
Ascendente en Qn y descendente en /Qn. Ascendente en /Qn y descendente en Qn.
Tabla 2. Posibles configuraciones de los biestables en contadores asncronos y la conexin de su salida Qn a la entrada de reloj Clkn+1 y tipo de contador resultante.
19
SISTEMAS DE LGICA SECUENCIAL 1.4 Contador ascendente y descendente de mdulo 8 (K = 8)
Figura 8 Contador de 000 a 111, ascendente en Qn y de 111 a 000, descendente en /Qn
1.5 Contador asncrono reversible CONTADOR ASCENDENTE Y DESCENDENTE DE MDULO 8 CON SALIDA NICA
C variable que controla la salida (ascendente/descendente). Con C = 0 se elige como salida /Qn y con C = 1 la salida es Qn.
Figura 9 Diagrama de bloques contador reversible 20
MONOGRAFA CIENTFICA
Tabla 3. Tabla de verdad de la figura 9
C 0 0 1 1
Q 0,1,2 0 1 0 1
F 0,1,2 1 0 0 1
LA FUNCIN FN RESULTANTE ES: FN = /C /QN + C QN
F0 = /C /Q0 + C Q0 = C Q0 (Mux-2x1 o XNOR) F1 = /C /Q1 + C Q1 = C Q1 (Mux-2x1 o XNOR) F2 = /C /Q2 + C Q2 = C Q2 (Mux-2x1 o XNOR)
Figura 10 Circuito Fn Combinacional de salida en el contador asncrono reversible de mdulo 8.
21
SISTEMAS DE LGICA SECUENCIAL IMPLEMENTACIN DEL CONTADOR ASNCRONO REVERSIBLE DE MDULO 8
Figura 11 Contador asncrono reversible de mdulo 8. Diagrama de bloques, diagrama elctrico y tabla de transiciones.
1.6 Contador asncrono de cualquier secuencia

Con la arquitectura de un contador asncrono se genera una secuencia ascendente y descendente completa de mdulo 2n (n = nmero de bits / biestables) en el mismo contador, la ascendente en Qn y la descendente en /Qn o viceversa dependiendo de la arquitectura y del flanco de disparo de los biestables.
Por ejemplo, en un contador de mdulo 8 (000..111), el contador pasa de la secuencia 7 (111) a la 0 (000), repitindose el proceso mientras exista pulso de reloj (Clk). Para implementar una secuencia que implique romper la cuenta natural hay que introducir dispositivos de control combinacional. Esto se consigue teniendo en cuenta lo siguiente,
1/2. Los biestables han de tener entradas asncronas de Preset y de Clear. 2/2. Se disea un circuito que detecte la combinacin de unos y ceros a la salida del contador que coincida con el estado k+1. 22
MONOGRAFA CIENTFICA
En la mayora de los casos una puerta NAND o una puerta AND de varias entradas e inversores, bastara para el diseo del circuito. La salida de la puerta se utiliza para inicializar el contador.
Figura 12 Contador asncrono de dcadas (k=10, 0..9)
En este contador el circuito detector de la combinacin k+1 (F), se utiliza para inicializar el contador a 0000(2. La funcin F genera una seal de Clear con la combinacin de salida 1010(2 = 9 + 1 = 10(10.
1.7 Limitaciones de los contadores asncronos

Adems de la limitacin de sincronismo a frecuencias relativamente altas, debido al hecho de que los biestables no comparten el mismo pulso de reloj, existe otra limitacin que hace que este tipo de contadores no se pueda utilizar para la implementacin de secuencias donde los estados no sean consecutivos. Por ejemplo si diseamos un contador asncrono que genere la secuencia 3-4-5-6, podramos implementarlo detectando la secuencia K+1=7 e inicializando a 3, sin embargo para implementar la secuencia 3-4-6, tendramos que detectar primero el K1+1=5 e inicializar a 6 para posteriormente detectar el K2+1=7 e inicializar a 3, esto hara que los circuitos de deteccin y reset entraran en conflicto haciendo imposible su correcto funcionamiento. Para este tipo de secuencias hay que utilizar un diseo de contador sncrono.
23
SISTEMAS DE LGICA SECUENCIAL 1.8 Contador asncrono Mtodo general de diseo

1/4. Se utilizan biestables tipo T o equivalentes. 2/4. El nmero de biestables es n y 2n-1 < k 2n, donde k es el nmero de estados o el mayor de los estados mas 1 (se elige el mayor de los dos). 3/4. El reloj del sistema se conecta al biestable del bit de menor peso LSB. 4/4. Las salidas de los biestables Qn se conectan a las entradas de reloj de los biestables Qn+1.
CONTADOR ASNCRONO DE CUALQUIER SECUENCIA, CIRCUITO DETECTOR PARA

EL RESET
Al tratarse de un reset asncrono, la cuenta que lo genera no aparece en el contador ya que inmediatamente despus de ser detectada se utiliza para generar el Reset. Por lo tanto la cuenta que se utiliza para generar el Reset es la cuenta K+1, de esta manera el contador generar una secuencia de mdulo K.
24
MONOGRAFA CIENTFICA 1.9 Ejemplo de Diseo
CONTADOR DESCENDENTE DE MDULO 5 (K = 5) (111..011)

Mtodo de diseo: Intuitivo. Se eligen biestables activos en el flanco de bajada de la seal de reloj y se elige el tipo de arquitectura donde la salida de Qn se conecta a la entrada de reloj de Qn+1. Con biestables activos en el flanco de bajada de la seal de reloj y esta arquitectura la secuencia descendente se encuentra en /Qn.
Se detecta la cuenta K + 1 = 010(2, (puerta NAND e inversores). La salida del circuito detector inicializa a 111(2.
Figura 13 Contador descendente de mdulo 5. Seleccionando las salidas Qa y Qc en lugar de /Qa y /Qc, a la entrada de la puerta NAND, se eliminan los dos inversores.
25
26
MONOGRAFA CIENTFICA
Captulo 2 Contadores Sncronos
27
28
MONOGRAFA CIENTFICA
Introduccin
Los contadores sncronos alcanzan una velocidad de trabajo mucho mayor que los contadores asncronos. Los contadores sncronos son ms rpidos debido a que la seal de reloj del sistema es comn a todos los biestables, esto hace que por cada pulso de reloj cambien todos los biestables a la vez. El procedimiento de diseo de los contadores
sncronos es metdico y preciso, los contadores resultan ms fiables que los asncronos debido al control comn de reloj y al propio mtodo de diseo.
Al optar por una arquitectura de diseo, salvo muy raras excepciones, el sncrono ser la mejor eleccin. En ocasiones el contador sncrono permite pequeas variaciones en los tiempos de retardo reales de los biestables con respecto a los tericos, mientras que en los contadores asncronos el estudio temporal ha de ser muy preciso y riguroso.
En un contador sncrono, debido a la conexin de la seal de reloj, con cada pulso de reloj se refresca la salida de todos los biestables, mientras que en un contador asncrono el refresco de la salida de los biestables se realiza secuencialmente, un biestable por cada pulso de reloj.
29
SISTEMAS DE LGICA SECUENCIAL 2.1 Configuracin genrica del contador sncrono

1. La entrada de reloj es comn a todos los biestables. 2. Las entradas de los biestables pueden ser funcin de variables combinacionales y de las salidas de los biestables, incluyendo la propia salida del biestable.
Figura 14 Configuracin genrica de un contador sncrono
2.2 Contador sncrono. Mtodo sistemtico de diseo

Una vez se tengan las especificaciones del contador el procedimiento a seguir para su diseo e implementacin es el siguiente, 1/5. El nmero n de biestables necesarios, se obtiene de la expresin 2n-1 < k 2n, donde k es el nmero de estados o el mayor de los estados de la secuencia a implementar mas 1, se elige el mayor de los dos. 2/5. Se dibuja y comprueba el diagrama de estados con el orden de la secuencia a implementar. 3/5. Se elige el tipo de biestable que se va a utilizar en el diseo y se anota su tabla de transiciones. 4/5. Se escribe la tabla de transiciones del contador con los posibles valores Qn(t) y Qn(t+1) de las salidas de los biestables y los correspondientes valores de las entradas. 5/5. De la tabla del punto "4" se obtienen las funciones combinacionales de las entradas de los biestables.
30
MONOGRAFA CIENTFICA 2.3 Ejemplos de diseo de Contadores Sncronos 2.3.1 Contador sncrono generador de una secuencia
Procedimiento de diseo de un contador sncrono que realice la cuenta 0-1-8. Utilice biestables tipo JK activos en el flanco de bajada de Reloj (Clk). Con los estados (2, 3, 4, 5, 6 y 7) inicie el contador a 0.
1. NMERO DE BIESTABLES La cuenta 8 implica 9 estados en el contador, el estado 0 se cuenta. Aunque el contador tiene tres estados 0 1 8, el mayor de los estados es 8 y por lo tanto K = 8 + 1 = 9. Por lo tanto, 2n-1 < 9 2n n = 4. Se necesitan 4 biestables, este nmero de biestables (4) era de esperar, ya que 8 (el mayor de los estados) se representa 1 0 0 0 en binario y es necesario un biestable por cada bit. 2. DIAGRAMA DE ESTADOS (0 1 8) La secuencia del contador es 0 1 8, pero si por error se da cualquiera de los estados restantes (2, 3, 4, 5, 6, 7, 9, 10, 11, 12, 13, 14 o 15) el contador pasar a 0.
estados 2, 3, 4, 5, 6, 7, 9 10, 11, 12, 13 14, 15 1
31

3. TABLA DE TRANSICIONES DEL BIESTABLE JK (CLK)
J 0 0 0 0 1 1 1 1
K 0 0 1 1 0 0 1 1
Qt 0 1 0 1 0 1 0 1
Clk
Qt+1 0 1 0 0 1 1 1 0
QtQt+1 00 JK 00 01
QtQt+1 01 JK 10 11
QtQt+1 10 JK 01 11
QtQt+1 11 JK 00 10
0X
1X
X1
X0
Diagrama de estados del biestable JK.
Tabla 4. Transiciones del biestable JK y valores de las entradas
32
MONOGRAFA CIENTFICA
4. TABLA 5. TRANSICIONES DEL CONTADOR 0-1-8
Q3(t) Q2(t) Q1(t) Q0(t) 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Q3(t+1) Q2(t+1) Q1(t+1) Q0(t+1) 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
J3k3 J2k2 J1k1 0X 1X 0X 0X 0X 0X 0X 0X X1 X1 X1 X1 X1 X1 X1 X1 0X 0X 0X 0X X1 X1 X1 X1 0X 0X 0X 0X X1 X1 X1 X1 0X 0X X1 X1 0X 0X X1 X1 0X 0X X1 X1 0X 0X X1 X1
J0k0 1X X1 0X X1 0X X1 0X X1 0X X1 0X X1 0X X1 0X X1
33

5. ECUACIONES DE LAS ENTRADAS DE LOS BIESTABLES JN, KN Las ecuaciones J0,1,2 y 3 y K0,1,2 y 3 son funciones de Q0,1,2 y 3. Q3Q2 Q1Q0
00 01 11 10 00 01 11 10
Q3Q2 Q1Q0
00 01 11 10 00 01 11 10
1 X X 0
0 X X 0
0 X X 0
0 X X 0
X 1 1 X
X 1 1 X
X 1 1 X
X 1 1 X
J0 = /Q3 /Q2 /Q1
K0 = 1 = Vcc
Q3Q2 Q1Q0
00 01 11 10 00 01 11 10
Q3Q2 Q1Q0
00 01 11 10 00 01 11 10
0 0 X X
0 0 X X
0 0 X X
0 0 X X
X X 1 1
X X 1 1
X X 1 1
X X 1 1
J1 = 0 = gnd
K1 = 1 = Vcc
Q3Q2 Q1Q0
00 01 11 10 00 01 11 10
Q3Q2 Q1Q0
00 01 11 10 00 01 11 10
0 0 0 0
X X X X
X X X X
0 0 0 0
X X X X
1 1 1 1
1 1 1 1
X X X X
J2 = 0 = gnd
K2 = 1 = Vcc
34
MONOGRAFA CIENTFICA
Q3Q2 Q1Q0
00 01 11 10 00 01 11 10
Q3Q2 Q1Q0
00 01 11 10 00 01 11 10
0 1 0 0
0 0 0 0
X X X X
X X X X
X X X X
X X X X
1 1 1 1
1 1 1 1
J3 = /Q2 Q0 /Q1
K3 = 1 = Vcc
LAS ECUACIONES RESULTANTES SON

J0 = /Q3 /Q2 /Q1 K0 = 1 = Vcc J1 = 0 = gnd K1 = 1 = Vcc J2 = 0 = gnd K2 = 1 = Vcc J3 = /Q2 Q0 /Q1 K3 = 1 = Vcc
6. IMPLEMENTACIN DEL CONTADOR
Figura 15 Contador sncrono de secuencia 0 1 8 y cronograma.
35
SISTEMAS DE LGICA SECUENCIAL VELOCIDAD BINARIA MXIMA DEL CONTADOR SNCRONO DE LA FIGURA 15
En el contador de la figura 15 (secuencia 0 1 8), para obtener un cambio en la salida Q0,1,2,3 basta con un pulso de reloj. En el caso de Q0 y Q3 hay que aadir al tpd del biestable el tpd de una puerta. Si por cada biestable el tpd(B) = 20 nseg. y por cada puerta es, tpd(P) = 10 nseg. , entonces:
VBmx(Q1,2) = 1 / 20 nseg. VBmx(Q0,3) = 1 / (20+10) nseg. V.Bmx.(Contador)=1/(3010-9) bps.=33.3 Mbps.
Figura 16 Concepto de Velocidad Binaria y Frecuencia
2.3.2 Contador sncrono generador de ms de una secuencia

Para disear un contador sncrono que genere mas de una secuencia es necesario incluir en el diseo variables combinacionales de entrada, tantas como sean necesarias en funcin del nmero de secuencias. El nmero de variables combinacionales es, 2nV-1 < SB 2nV
nV = Nmero de Variables Combinacionales que hay que incluir. SB = Nmero de Secuencias Binarias a generar por el contador.
36
MONOGRAFA CIENTFICA Diseo de un contador sncrono que genera 4 secuencias binarias

Disee un contador sncrono que genere 4 secuencias (a, b, c, y d) diferentes en funcin de dos variables de entrada (AB).
Las secuencias son las siguientes: a) 0-1-2-3, b) 3-2-1-0, c) 2-0-1-3 y d) 3-1-0-2.
Las variables de entrada son AB y las posibles combinaciones se asignarn como sigue: AB = 00 cuenta a (0-1-2-3), AB = 01 cuenta b (3-2-1-0), AB = 10 cuenta c (2-0-1-3) y AB = 11 cuenta d (3-1-0-2).
1. NMERO DE BIESTABLES
El estado 3 es el mayor en las cuatro cuentas, as pues, K = 3 + 1 = 4. El nmero de estados tambin es 4. Por lo tanto, 2n-1 < 4 2n n = 2 biestables.
2. DIAGRAMA DE ESTADOS DE LAS CUENTAS DEL CONTADOR
cuenta a)
0 AB = 00
cuenta b)
3 AB = 01
cuenta c)
2 AB = 10
cuenta d)
3 AB = 11
37

3. SE ELIGEN BIESTABLES TIPO JK
El diagrama de estados del biestable JK se hall en el apartado 2.3.1.3 y es el de la figura siguiente,
4. TRANSICIONES DEL SISTEMA (TABLA 6) Cada cuenta esta asignada a su combinacin de las variables AB.
A B 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1
Q1(t) Q0(t) 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Q1(t+1) Q0(t+1) 0 1 1 0 1 0 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 0 0 1 1
J1 K1 0X 1X X0 X1 1X 0X X1 X0 0X 1X X1 X0 1X 0X X0 X1
J0 K0 1X X1 1X X1 1X X1 1X X1 1X X0 0X X1 0X X1 1X X0
38
MONOGRAFA CIENTFICA
5. SIMPLIFICACIN DE FUNCIONES
AB Q1Q0
00 01 11 10 00 01 11 10
AB Q1Q0
00 01 11 10 00 01 11 10
1 X X 1
1 X X 1
0 X X 1
1 X X 0
X 1 1 X
X 1 1 X
X 1 0 X
X 0 1 X
J0 = /A + /B /Q1 + B Q1 J0 = /A + B Q1
K0 = /A + B /Q 1 + /B Q1 K0 = /A + B Q1
AB Q1Q0
00 01 11 10 00 01 11 10
AB Q1Q0
00 01 11 10 00 01 11 10
0 1 X X
1 0 X X
1 0 X X
0 1 X X
X X 1 0
X X 0 1
X X 1 0
X X 0 1
J1 = B /Q0 + /B Q0 J1 = B Q0
K1 = /A B /Q0 + A /B /Q0 + A B Q0 + /A /B Q0 K1 = Q0 A B
39

6. SNTESIS DEL CIRCUITO DEL CONTADOR SNCRONO DE 4 SECUENCIAS
Figura 17 Contador sncrono de 4 secuencias binarias. La secuencia de salida se selecciona con las combinaciones de las variables AB
40
MONOGRAFA CIENTFICA
Captulo 3 Registros de Desplazamiento
41
42
MONOGRAFA CIENTFICA
Introduccin
En este captulo se hace una clasificacin y estudio de los diferentes tipos de registros de desplazamiento en funcin de la adquisicin (entrada) y la entrega (salida) de datos.
Se analiza el registro de desplazamiento serie-serie, serie paralelo, paralelo-serie y paraleloparalelo, completando as las posibles combinaciones de entrada y salida de datos en los registros de desplazamiento.
La forma de adquisicin de datos puede variar en funcin de la configuracin que se les d a las entradas y salidas del circuito, para satisfacer las especificaciones del diseo de que se trate, por ello se estudian registros con entrada paralelo en sus versiones, sncrona y asncrona e igualmente se tiene en cuenta las entradas asncronas para inicializar los registros o para controlar su funcionamiento.
Por ltimo, se desarrolla un mtodo sistemtico para el diseo de un registro universal que realice tantas funciones como se quieran incorporar. As pues un registro que trabaje de 4 formas diferentes, necesitar de dos variables combinacionales de entrada para controlar su funcionamiento (una forma con cada combinacin de las variables de control o de entrada), por ello en estos registros se incorporan variables combinacionales de control.
43
SISTEMAS DE LGICA SECUENCIAL 3.1 Registro Serie Serie con entrada asncrona de Clear
En este ejemplo el registro esta implementado con 4 biestables tipo D activos en el flanco de bajada de la seal de reloj. Este registro tiene una nica entrada de datos ES y una nica salida de datos SS.
Figura 18 Registro de desplazamiento Serie-Serie de 4 bits con entrada asncrona de Clear.
En el flanco de bajada de la seal de reloj Clk, el dato que se encuentra en ES pasa a la salida del primer biestable y el dato que se encontraba en la salida del primer flip-flop pasa a la salida del segundo siendo Qn = Qn-1, se realiza un desplazamiento de izquierda a derecha de los datos hasta completar la carga del dato serie, despus de recibir 4 pulsos de reloj.
Una vez cargado el dato en el registro serie, ser en los 4 pulsos siguientes cuando el dato (4 bits) previamente cargado se habr descargado por completo habiendo sido sustituido por un nuevo dato.
La entrada asncrona de Clear permite inicializar el registro. En el registro de la figura 18, con Clear activado el registro se inicializa a cero, aunque se puede configurar para que se inicialice con cualquier combinacin utilizando la lgica combinacional necesaria.
44
MONOGRAFA CIENTFICA 3.2 Registro Serie Paralelo
La carga del dato se realiza en serie por la entrada ES y la entrada LP controla la transferencia del dato en formato paralelo.
Figura 19 Registro Serie-Paralelo con entradas de Preset y Clear y control de lectura LP.
A partir del cuarto pulso de reloj si no se habilita la seal LP de lectura paralelo, el dato comenzara a perderse. Despus de haber sido cargado el dato (4 pulsos de reloj) por la entrada serie ES, se habilitar la entrada LP de lectura paralelo ( LP = 1) pasando el dato almacenado en el registro a las salidas combinacionales SP1..SP4. En este caso el tiempo de lectura del ltimo bit coincide con la descarga total del dato.
En la configuracin de la figura 19 las entradas asncronas de Clear y Preset permiten inicializar el registro a 0000 y a 1111 respectivamente.
45
SISTEMAS DE LGICA SECUENCIAL 3.3 Registro Paralelo Serie

La carga del dato se controla con la entrada CP, la carga se realiza por las entradas asncronas de Preset.
Figura 20 Registro Paralelo-Serie con carga de datos asncrona, seal de CLR y control de carga paralelo CP.
Con la seal de Clear a 1 (no activada) y la entrada de CP a 1, el dato presente en las entradas EP1..EP4 se cargara en los flip-flop a travs de las entradas de Preset. La descarga se realiza en serie por la salida SS. Despus de 4 pulsos de reloj (CLK), el dato se habr transferido en serie a la salida SS. Debido a la configuracin de este Registro (la entrada del primer biestable esta a cero GND) despus de cada descarga serie el dato almacenado en el Registro es 0000. En el registro de la figura 20 la carga de datos es asncrona, a travs de la entrada de asncrona de Preset, los pulsos de reloj necesarios para la total descarga serie del dato por SS, son en realidad n 1, siendo n el nmero de bits, en este ejemplo n = 4.
46
MONOGRAFA CIENTFICA 3.4 Registros Paralelo Paralelo 3.4.1 Registro Paralelo Paralelo con entrada de datos sncrona
En esta configuracin el dato de entrada EP1..EP4 se carga en paralelo por las entradas D (sncronas) de los flip-flop en el flanco de bajada de la seal de reloj Clk, adems la carga est controlada por la entrada combinacional CARGA.
Figura 21 Registro Paralelo/Paralelo, entrada de datos sncrona
La lectura del dato se hace igualmente en paralelo y esta controlada por la entrada LECTURA. Cuando la entrada LECTURA esta a 1 el dato almacenado en el registro se descarga por las salidas SP1..SP4. Las seales de CARGA, LECTURA y Clk han de estar bien sincronizadas para que este dispositivo funcione correctamente. El registro dispone adems de entrada asncrona de CLEAR para inicializar el registro a 0000 cuando sea necesario.
47
SISTEMAS DE LGICA SECUENCIAL CRONOGRAMA DEL REGISTRO PARALELO / PARALELO
Figura 22 Cronograma del registro Paralelo-Paralelo. Se ha tenido en cuenta el retardo sncrono y asncrono de los biestables.
3.4.2 Registro Paralelo Paralelo con entrada de datos asncrona
Figura 23 Registro Paralelo/Paralelo con entrada de datos asncrona por Preset.
48
MONOGRAFA CIENTFICA
Registro de funcionamiento asncrono (en ausencia de seal de reloj) las entradas que controlan el registro de forma prioritaria son las asncronas de Preset y Clear.
El dato de entrada EP1..EP4 se carga en paralelo por la entrada asncrona de Preset controlado por la seal de CARGA. La salida igualmente en paralelo se descarga por las salidas de SP1..SP4 controlado por la seal de LECTURA. Si las seales de carga y descarga no se activan despus de cuatro pulsos de reloj el registro se carga de forma serie con 0000 (la entrada D del primer biestable est a cero).
3.5 Mtodo sistemtico de diseo del Registro de Desplazamiento Universal

Para el diseo y posterior sntesis de un Registro de Desplazamiento Universal hay que seguir los siguientes pasos,
1. 2.
Se identifican las funciones que ha de realizar el Registro. Se toman variables de control y a cada una de las posibles combinaciones de estas variables se les asigna una de las funciones del registro.
3.
Se escribe la tabla de verdad del sistema, donde se incluye las variables de control, las de entrada, las de salida, las de datos y la transicin de las salidas de los biestables.
4.
Se simplifican las funciones resultantes y se implementa el circuito.
Figura 24 Esquema de un Registro de Desplazamiento Universal.
49
SISTEMAS DE LGICA SECUENCIAL 3.6 Ejemplo de diseo de un Registro de Desplazamiento Universal.

Realice el diseo de un Registro de Desplazamiento bidireccional SerieSerie de cuatro bits.
1. FUNCIONES A REALIZAR (2): 1) Desplazamiento de izquierda a derecha y 2) Desplazamiento de derecha a izquierda.
2. VARIABLES DE CONTROL, DE ENTRADA Y DE SALIDA: Las dos funciones se controlan con una variable de control (ID). Asignacin de funcin a las combinaciones de las variables combinacionales: ID = 0 Desplazamiento de Derecha a Izquierda. ID = 1 Desplazamiento de Izquierda a Derecha.
ESI: Entrada de datos Serie por la Izquierda. SSD: Salida de datos Serie por la Derecha. ESD: Entrada de datos Serie por la Derecha. SSI: Salida de datos Serie por la Izquierda.
Figura 25 Diagrama de bloques funcional del Registro de Desplazamiento bidireccional del enunciado.
50
MONOGRAFA CIENTFICA
3. TABLA DE TRANSICIONES DEL SISTEMA
0, desplazamiento de Derecha a Izquierda Para ID = 1, desplazamiento de Izquierda a Derecha
ID
ESI ESD Clk
Q0 Q1 Q2 Q3 (t+1)
0 0 0 0
0 0 1 1
0 1 0 1
Q1 Q2 Q3 0 Q1 Q2 Q3 1 Q1 Q2 Q3 0 Q1 Q2 Q3 1
(t)
Desplazamiento de derecha a izquierda.
1 1 1 1
0 0 1 1
0 1 0 1
0 Q0 Q1 Q2(t) 0 Q0 Q1 Q2(t) 1 Q0 Q1 Q2(t) 1 Q0 Q1 Q2(t)
Desplazamiento de izquierda a derecha.
Tabla 1. Registro bidireccional de 4 bits.
Ecuaciones resultantes de aplicar Karnaugh a las funciones de la tabla 1: Q3 = / ID ESD + ID Q2 Q2 = / ID Q3 Q1 = / ID Q2 Q0 = / ID Q1 + ID Q1 + ID Q0 + ID ESI
Las funciones se pueden realizar con Multiplexores 2x1.
Para la implementacin, utilice biestables tipo D.
51

4. SNTESIS DEL REGISTRO BIDIRECCIONAL DE 4 BITS:
Figura 26 Registro bidireccional de 4 bits.
SIMULACIN DEL REGISTRO DE LA FIGURA 7.9 CON ID = 0
Figura 27 Registro bidireccional. (D activo flanco subida)
52
MONOGRAFA CIENTFICA
Captulo 4 Generadores de Secuencias Binarias
53
54
MONOGRAFA CIENTFICA
Introduccin
Utilizando registros de desplazamiento y la lgica combinacional complementaria se pueden sintetizar sistemas secunciales capaces de generar secuencias binarias concretas.
Figura 28 Esquema de un generador de secuencias binarias utilizando la arquitectura de un registro de desplazamiento serie.
55
SISTEMAS DE LGICA SECUENCIAL 4.1 Generador de Secuencias Binarias. Mtodo sistemtico de diseo basado en registros de desplazamiento serie.
1. Se estudia la secuencia a sintetizar En la secuencia a generar se asigna el MSB y el LSB a los bits que corresponda.
2. Se decide, en una primera aproximacin, el tamao del registro En principio, para sintetizar una secuencia de 2n bits se necesitarn n biestables.
3. Se escribe la tabla de transiciones y el diagrama de estados Del anlisis de los estados y de la tabla, surgir si es necesario aumentar el nmero de biestables para asegurar el diseo. El nmero de bits repetidos y seguidos o si se repiten estados, decidir el aumento del nmero de biestables.
4. Se implementa el circuito con los componentes seleccionados
Generacin de la Secuencia Binaria 10110

Procedimiento de diseo de un generador de la secuencia binaria 10110 utilizando un Registro de Desplazamiento y la lgica combinacional necesaria.
MSB
LSB 5 estados.
Secuencia: 1 0 1 1 0
En principio se puede implementar con 3 biestables, 23 5.
En la Tabla 7 se escriben las transiciones de los biestables y a partir de sta se dibuja el diagrama de estados del sistema sncrono resultante.
56
MONOGRAFA CIENTFICA
QC QB QA 1 0 1 0 1 1 1 0 1 0 0 1 1 0 1 6 3 5 2 5 2 5 5 6 3
Salida de secuencia por QA Entrada Se repite el estado 5: 5 2 y 5 6, es una Del estado de QA se deduce el de QB y del estado QB el de QC. situacin inestable.
Tabla 7. Sistema inestable, se repite el estado 5.
Para tratar de evitar esta situacin de inestabilidad se aade otro biestable.
QD QC QB QA 0 1 0 1 1 1 0 1 0 1 1 1 0 1 0 0 1 1 0 1 6 11 5 10 13 13 10 6 11 5
Tabla 8. Sistema estable, sistema sin repeticin de estados.
57

Del diagrama de estados se extrae la tabla completa, estados presentes Qt y futuros Qt+1: QD QC QB QA (t) 6 11 11 5 5 10 10 13 13 6 QD QC QB QA (t+1)
0 1 0 1 1
1 0 1 0 1
1 1 0 1 0
0 1 1 0 1
1 0 1 1 0
0 1 0 1 1
1 1 0 1 1 0 0 1 1 0
estado anterior
estado presente
Tabla 9. Generador de la secuencia 10110.
Aplicando Karnaugh en la Tabla 9, resultan las siguientes expresiones simplificadas para los estados QN (t+1), QA(t+1) = QB(t) ; QC(t+1) = QD(t) ; QB(t+1) = QC(t) ; QD(t+1) = / QA(t) + / QD(t).
SNTESIS DEL CIRCUITO
Figura 29 Circuito generador de la secuencia binaria 10110
58
MONOGRAFA CIENTFICA VELOCIDAD BINARIA MXIMA DEL SISTEMA

Todos los biestables comparten la seal de reloj por lo tanto el cambio es simultaneo en todos los biestables. El biestable mas lento en cambiar es QD, ya que la entrada es a travs de una puerta NAND, por lo tanto hay que evaluar este biestable para la velocidad binaria mxima del sistema.
tpd B = retardo de un biestable. tpd P = retardo de una puerta.
VBmx = 1 / (tpd B + tpd P) bits/seg.
4.2 Generadores de Secuencias Binarias Mltiples y Simultneas / Mtodo Sistemtico de Diseo.
INTRODUCCIN
En un generador de secuencias binarias adems de la salida funcional existen otros puntos del circuito susceptibles de ser utilizados como salidas para implementar otras funciones, pudindose obtener un sistema multifuncin en el mismo circuito.
Para
implementar un sistema que genere ms de una secuencia en el mismo circuito el
diseador tendr que utilizar un mtodo de diseo que contemple todas las secuencias que se desean implementar desde el inicio o planteamiento del diseo. Mas adelante, en este apartado, se expone el Mtodo Sistemtico propuesto para el diseo de Generadores de Secuencias Binarias Mltiples y Simultneas.
Al estar generndose todas las secuencias al mismo tiempo, se podr disponer de ellas de dos maneras, 1) en paralelo o simultaneas y 2) seleccionando una de ellas en un punto comn de salida, para esto ltimo es necesario incluir variables combinacionales de control y seleccin (Cs0..Csn).
59

Al tener varias secuencias binarias generadas en el mismo circuito se consigue que el sincronismo de todas las seales generadas sea perfecto, cosa que sera prcticamente imposible con circuitos mono-funcin. En sistemas de altas prestaciones o simplemente trabajando con frecuencias muy altas, esta ltima es una ventaja a tener muy en cuenta y por si sola justificara el mtodo de diseo propuesto.
ESQUEMTICO GENRICO DE UN SISTEMA GENERADOR DE SECUENCIAS BINARIAS MLTIPLES Y SIMULTNEAS
Figura 30
Sistema Generador de n+1 Secuencias Binarias F0..Fn, con
m+1 entradas combinacionales de controlC0..Cm y una salida Fs.
60
MONOGRAFA CIENTFICA MTODO SISTEMTICO DE DISEO DEL GENERADOR DE SECUENCIAS BINARIAS

MLTIPLES Y SIMULTNEAS
Para la implementacin de un circuito generador de secuencias binarias mltiples hay que seguir los 4 pasos siguientes,
1/4 Se comprueban las caractersticas de las secuencias a generar, concretamente el nmero de secuencias y el nmero de bits por secuencia. 2/4 Una vez catalogadas las secuencias a generar se escribe la tabla inicial de transiciones con el nmero de combinaciones correspondiente. Las secuencias se catalogaran segn los criterios siguientes, a) Solo hay una secuencia. El nmero de combinaciones de la tabla es el nmero de bits de la secuencia. b) Hay ms de una secuencia y todas son del mismo nmero de bits. El nmero de combinaciones de la tabla es el nmero de bits de una de ellas. c) Hay mas de una secuencia y todas no son del mismo nmero de bits. El nmero de combinaciones de la tabla es el Mnimo Comn Mltiplo del nmero de bits de cada secuencia. 3/4 Se comprueba que la tabla de estados resultante sea estable, es decir, que no se repitan estados. Si se repiten estados se aade un bit a la tabla (se multiplica por dos el nmero de estados) y se comprueba de nuevo. A los bits aadidos se le dan valores en la tabla para que no se repitan estados. Si no es suficiente con 1 bit, se repite la accin hasta que el sistema sea estable. 4/4 A partir de este momento se trata y finaliza el diseo como si se tratara de un contador sncrono, es decir siguiendo los pasos siguientes, A) Eleccin de biestables, diagrama de estados y tabla de transiciones, B) Definicin y simplificacin de funciones y C) Implementacin del circuito.
Si el diseador opta por tener solo una de las n secuencias generadas, en un punto Fs, tendr que incluir m variables combinacionales de control de entrada e implementar el Diseo Combinacional 2 de la Figura 30. Un MUX de m entradas de seleccin y n = 2m entradas de datos, ser la mejor opcin para este diseo.
61
SISTEMAS DE LGICA SECUENCIAL 4.3 Generacin de las secuencias binarias 00111010, 10110010 y 10011011. Disee por el mtodo de Secuencias Mltiples.
La secuencia nmero tres, 1 0 0 1 1 0 1 1, coincide con la palabra de alineamiento de trama del flujo E1 de la JDP de la ETSI.
1. COMPROBACIN DE CARACTERSTICAS DE LAS SECUENCIAS Por observacin se comprueba que son 3 secuencias (0 0 1 1 1 0 1 0, 1 0 1 1 0 0 1 0 y 1 0 0 1 1 0 1 1 ) de 8 bits cada una.
2. CATALOGAR LAS SECUENCIAS, TABLA DE TRANSICIN INICIAL Hay 3 secuencias pares de 8 bits cada una. Clculo del nmero de combinaciones de la tabla de transicin inicial:
Apartado 2.b del mtodo de diseo. Secuencias pares, al ser las 3 secuencias iguales (mismo nmero de bits) el nmero de combinaciones es el nmero de bits de una de ellas, 8.
LA TABLA INICIAL (Tabla 10) TENDR 8 FILAS, UNA POR CADA COMBINACIN Y 3
SALIDAS UNA PARA CADA SECUENCIA.
00111010 10110010 10011011 QC 0 0 1 1 1 0 1 0 QB 1 0 1 1 0 0 1 0 QA 1 0 0 1 1 0 1 1 Estado 3 0 6 7 5 0 7 1
Tabla 10. El sistema de la tabla inicial no es estable, se repiten los estados 7 y 0. Se aade un bit para eliminar los estados repetidos.
62
MONOGRAFA CIENTFICA TABLA INICIAL DEFINITIVA

Bit QD 0 0 1 1 1 1 0 0 00111010 10110010 10011011 QC 0 0 1 1 1 0 1 0 QB 1 0 1 1 0 0 1 0 QA 1 0 0 1 1 0 1 1 Estado 3 0 14 15 13 8 7 1
Tabla 11. El sistema de la tabla con el bit aadido si es estable, no se repite ningn estado. El sistema esta preparado para su diseo.
Al aadir un bit se ha generado otra secuencia binaria en el sistema, QD = 00111100.
3.
ELECCIN DE BIESTABLES, DIAGRAMA DE ESTADOS Y TABLA DE TRANSICIONES DEL GENERADOR
2-4-5-6 9-10-11 y 12
14
15
13
Todas las posibles combinaciones de 4 bits (0 0 0 0..1 1 1 1, del estado 0 al 15) que no se encuentren incluidas en el diagrama de estados, evolucionaran al estado 3.
Se eligen biestables tipo jk para la implementacin del sistema
63
SISTEMAS DE LGICA SECUENCIAL TABLA DE TRANSICIONES DEL GENERADOR DE SECUENCIAS.
QD QC QB QA QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 1 1 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 1 0 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 0 0 0 1 1 1 1 1 1 0 1
JDKD JCKC 1X 0X 0X 0X 0X 0X 0X 0X X1 X1 X1 X1 X1 X0 X0 X0 1X 0X 0X 0X X1 X1 X1 X1 1X 0X 0X 0X X1 X1 X0 X0
JBKB 1X 1X X0 X1 1X 1X X0 X1 1X 1X X0 X0 1X 0X X0 X1
JAKA 0X X0 1X X1 1X X0 1X X0 1X X0 1X X0 1X X1 1X X0
4. SIMPLIFICACIN POR KARNAUGH DE LAS ECUACIONES RESULTANTES JA = QB + QC + QD JB = /QA + /QC + /QD JC = /QA /QB JD = /QA /QB /QC KA = (/QB QC QD) + (QB /QC /QD) KB = QA (QC + /QD) KC = /QB + /QD KD = /QA /QB + /QC
64
MONOGRAFA CIENTFICA
5. IMPLEMENTACIN Y SIMULACIN DEL GENERADOR DE SECUENCIAS
Figura 31 Simulacin del Generador de Secuencias Binarias Mltiples y Simultneas del enunciado.
Figura 32
Circuito resultante del generador de las secuencias binarias 00111010,
10110010 y 10011011, por el mtodo de Secuencias Mltiples
65
66
MONOGRAFA CIENTFICA
Captulo 5 Mquinas Secunciales Finitas / Autmatas de Mealy y Moore
67
68
MONOGRAFA CIENTFICA
Introduccin
Para que un Sistema Sncrono se pueda definir como un Autmata o Maquina Secuencial ha de estar constituido por elementos de memoria y debe existir un lazo de realimentacin entre salida y entrada del circuito. Las caractersticas fundamentales de una mquina secuencial son, 1) la salida depende del tiempo, ya que para una misma entrada se pueden obtener distintas salidas segn el estado interno en que se encuentre el circuito y 2) el sistema necesita una realimentacin de la salida a la entrada, la causa es la necesidad de almacenar el estado anterior del circuito. El elemento intermedio es la memoria del sistema.
5.1 Clasificacin de los Autmatas
Figura 33 Autmata de Mealy.
Figura 34 Autmata de Moore.
69

ESTRUCTURA MEALY
El diagrama de bloques de una estructura Mealy est representado en la Figura 35. Por observacin de la estructura Mealy se deduce que la salida depende de la entrada y del estado interno presente, es decir, la salida esta asociada a la transicin.
Diagrama de estados de una estructura Mealy:
E0
e1 / Z1 transicin
E1
E0 y E1 = Estados internos e1 = Entrada. Z1 = Salida.
Figura 35 Diagrama de flujo de un autmata Mealy.
Si el autmata representado por el diagrama de flujo anterior, se encontraba inicialmente en el estado interno E0, al presentarse la entrada e1 evolucionar al estado interno E1 y se obtendr la salida Z1.
ESTRUCTURA MOORE
En la Figura 36 se representa la estructura de un autmata Moore. En el autmata Moore la salida en un instante determinado responde solo y exclusivamente del estado interno del circuito y este a su vez es funcin del estado interno y de las entradas externas de control.
70
MONOGRAFA CIENTFICA
Diagrama de estados de una estructura Moore:
e1 E0/Z1 E1/Z2
E0, E1 = estados internos Z1, Z2 = salidas e1 = entrada de control.
Figura 36 Diagrama de flujo de un autmata Moore.
En la estructura Moore la salida depende del estado interno y la evolucin entre estados depende de las entradas de control externas y del estado interior.
CAMBIO DE ESTRUCTURA DE UN AUTMATA
Si el autmata de estructura Mealy es homogneo, todas las transiciones hacia un estado llevan asociada la misma salida, al pasar a Moore, al estado se le asocia dicha salida.
HOMOGNEO
a / Z1
b / Z1
E0
E0/Z1
Mealy
Moore
71

NO HOMOGNEO
a / Z0
E0/Z0 b / Z1 E0 b E0/Z1
- Mealy -
- Moore -
Figura 37 Conversin de estructuras Moore Mealy.
5.2 Fases de diseo de Sistemas Secunciales Sncronos / Autmatas

Los autmatas estn implementados por circuitos que incluyen biestables controlados por la misma seal de reloj, activados por flanco. Para que el diseo realizado sea eficiente se ha de seguir las siguientes pautas en la elaboracin del sistema:
1) Partiendo de las especificaciones de diseo o de los requisitos de la aplicacin particular, se determina el nmero de entradas y de salidas que tendr el sistema.
2) Se obtiene el diagrama de flujo que cumpla las condiciones de diseo. En este punto se decide la estructura que se la dar al sistema, Moore o Mealy.
Existe otra forma de esquematizar el funcionamiento del autmata, por medio de la tabla de estados. En la figura 38 se aprecia un diagrama de flujo y la tabla de estados para una estructura Mealy y una estructura Moore respectivamente.
72
MONOGRAFA CIENTFICA
ESTRUCTURA MEALY
entrada 1/0 0/0 E0 0/0 1/0 0/0 E1 E0/0 E2/0 E1 E0 0 E0/0 1 E1/0
E2
1/1
E2 estados internos
E0/0
E2/1
salida
ESTRUCTURA MOORE entrada 0 1 0 A/0 0 B/0 B A C 0 A A 1 B Z(t) 0
D 1 D/1 1 C/0 estados internos
1 salida
Figura 38 Diagrama de flujo y tabla de estados Mealy y Moore
73

3) Reduccin de Estados Equivalentes mediante la aplicacin de las tcnicas de clases de equivalencia o tablas de implicacin.
4) Codificacin de los estados internos, entradas y salidas del circuito. Se recomienda utilizar una codificacin en binario natural.
5) Obtencin del nmero de biestables que se van a utilizar, al igual que proceder a una seleccin de los mismos. El nmero de biestables depender del nmero de estados segn la siguiente relacin: 2n-1 < Em 2n Em = nmero de estados. n = nmero de biestables.
El nmero n de biestables coincide con el nmero de bits que estamos utilizando en la codificacin de los estados internos.
6) Elaboracin de la tabla de transiciones, tabla de excitacin y tabla de salida.
7) Obtencin y minimizacin de las ecuaciones de excitacin de biestables y de las ecuaciones de salida, utilizando las tcnicas de simplificacin conocidas.
8) Estudio de los estados no definidos por el sistema, comprobando que estos estados no forman bucle aparte y asegurndose que se incorporan al ciclo principal.
9) Implementacin del circuito.
De las 9 fases en que se ha dividido el diseo de un autmata la nica que no se ha estudiado hasta ahora, en el diseo de sistemas secunciales, es la fase tres de reduccin de estados equivalentes, por lo tanto es la que se detallar a continuacin.
74
MONOGRAFA CIENTFICA
REDUCCIN DE ESTADOS EQUIVALENTES
Para ver el proceso a seguir se har con un ejemplo en el que, mas adelante, se aplica el sistema de reduccin de Tablas de Equivalencia.
Figura 39 Diagrama de flujo de un autmata con estructura Mealy
TABLA DE ESTADOS DEL AUTMATA DE LA FIGURA 8.26

Estados Internos M N T P Q R S Entrada e=0 P/1 R/0 R/0 M/1 N/1 R/0 N/1 Entrada e=1 Q/0 M/1 Q/0 S/0 R/0 Q/0 T/0
75

1. Primero se agrupan todos los estados que tienen las mismas salidas para los mismos valores de las seales de entrada. A estas agrupaciones se les denomina Clases de Equivalencia.
LAS CLASES DE EQUIVALENCIA QUE SE PUEDEN DISTINGUIR SON e = 0 Salida = 1 Para e = 1 Salida = 0
M P Q S
A esta agrupacin la llamaremos Clase de Equivalencia 1.
e = 0 Salida = 0 Para e = 1 Salida = 0
e = 0 Salida = 0 Para e = 1 Salida = 1 N
2. En el siguiente paso se estudian las clases de equivalencias y se deduce cuales son equivalentes dentro de cada clase para as poder simplificar el nmero total de estados del sistema.
SOLO PODRN SER EQUIVALENTES ESTADOS DE UNA MISMA CLASE.

Para ver las equivalencias de cada Clase se comprueba a que Clase (a que estado perteneciente a la Clase) evolucionan los estados internos de cada Clase en funcin de las entradas.
76
MONOGRAFA CIENTFICA ELIMINACIN DE ESTADOS EQUIVALENTES

Clase 1 M P e =0 e =1 1 1 1 1 E0 Q S 3 3 2 2 E1 Clase 2 T R 2 2 1 1 E2 Clase 3 N 2 1 E3 Nuevo grupo de estados Clases a las que evolucionan los estados internos.
En la Clase-1, se puede eliminar dos estados (los estados M,P y Q,S son iguales, se decide eliminar los estados P y S). En la Clase-2, se puede eliminar un estado (los estados T y R son iguales, se decide eliminar el estado R). En la Clase-3, no hay eliminacin al tener solo un estado.
La nueva tabla de estados queda (reasignacin de estados), E0 = M y P. E1 = Q y S. E2 = T y R. E3 = N.
Tabla de estados con los estados equivalentes eliminados,
e=0 E0 E1 E2 E3 E0 / 1 E3 / 1 E2 / 0 E2 / 0
e=1 E1 / 0 E2 / 0 E1 / 0 E0 / 1
77

Diagrama de estado del autmata simplificado,
Figura 40 Diagrama de estados simplificado
En el proceso de simplificacin cada clase de equivalencia se divide en tantas subclases como combinaciones diferentes existan. Esta subdivisin de clases se aplica hasta que no se admitan mas divisiones.
El proceso se repite de igual forma con la tabla y diagrama de estados simplificados, hasta que se compruebe que ya no existen estados equivalentes.
78
MONOGRAFA CIENTFICA 5.3 Ejemplo de diseo de Autmatas

Disee un Autmata que divida por tres la frecuencia de una seal de entrada e, en una salida S. Simplifique por clases de equivalencia y utilice flip-flop tipo D y la lgica combinacional necesaria. e = 010101 / 010101 / 010101 / 010101 / 010101 (t) S = 000001 / 000001 / 000001 / 000001 / 000001 (t) * Para cualquier otra secuencia de la seal e de entrada la seal S de salida vale cero.
Solucin:
1. DIAGRAMA DE ESTADOS DEL SISTEMA
1/0 0/0 1/0 0/0 1/0 0/0 1/1
E0
E1
0/0
E2
1/0
E3
0/0
E4
1/0
E5
0/0
0/0 1/0
E6
2. TABLA DE ESTADOS E=0 E1 /0 E0 /0 E3 /0 E0 /0 E5 /0 E0 /0 E1 /0 E=1 E0 /0 E2 /0 E0 /0 E4 /0 E0 /0 E6 /1 E0 /0
Estado E0 E1 E2 E3 E4 E5 E6
79

3. REDUCCIN DE ESTADOS POR CLASES DE EQUIVALENCIA
Clase 1
E0 e = 1 0 1
E1 0 1
E2 0 1
E3 0 1
E4 0 1
E6 0
E1 Nuevos Estados A
E0
E0 B
E2
E3 C
E0
E0 D
E4
E5 E
E0
E1 A
E0
Clase 2
E5 e = 1 0
E0 Nuevo Estado F
E6
Los nuevos estados son A-B-C-D-E y F Se ha reducido un estado, se ha pasado de 7 a 6 estados.
4. TABLA DE ESTADOS REDUCIDA E=0 B/0 A/0 D/0 A/0 F/0 A/0 e=1 A/0 C/0 A/0 E/0 A/0 A/1
Estado A B C D E F
En la tabla se observa que no es posible otra reduccin de estados.
80
MONOGRAFA CIENTFICA
5. CODIFICACIN DE LOS NUEVOS ESTADOS Para codificar seis estados son necesarios n 2n-1 < 6 2n bits n =3 bits. A = 000, B = 001, C = 010, D = 011, E = 100 y F = 101.
6. NUEVO DIAGRAMA DE ESTADOS DEL SISTEMA

1/0 0/0 1/0 0/0 1/0 0/0
A
0/0
B
1/0
C
0/0
D
1/0
0/0
1/1
7. TABLA DE TRANSICIONES e 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Qc(t) 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Qb(t) 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Qa(t) 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Qc(t+1) 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 Qb(t+1) 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 Qa(t+1) 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 Dc 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 Db 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 Da 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 S 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0
81

8. FUNCIONES SIMPLIFICADAS Y SNTESIS DEL CIRCUITO Da = /E /Qa (/Qc + /Qb Qc) Db = /Qc (/E /Qa Qb + Qa /Qb) Dc = /E /Qa /Qb Qc + Qa Qb /Qc S = E Qa /Qb Qc
SNTESIS DEL CIRCUITO
Figura 41 Simulacin i Circuito del autmata del enunciado.
82
MONOGRAFA CIENTFICA
Apndice
Ejemplos y Aplicaciones
83
84
MONOGRAFA CIENTFICA A1. CONTADOR ASNCRONO

A1.1 Disee un contador asncrono ascendente de mdulo 8, que genere la secuencia 0 1 2 3 4 5 6 7 0.
Utilice biestables activos en el flanco de bajada de la seal de reloj y los elementos combinacionales necesarios.
El diseo de este tipo de contador es intuitivo. Teniendo en cuenta la arquitectura de los contadores asncronos, la utilizacin de biestables tipo T y condicionando el diseo al flanco de disparo de los biestables, el diseo del contador propuesto es el de la figura siguiente:
Figura 42 Contador Asncrono ascendente de mdulo 8. Circuito elctrico, tabla de estados y cronograma con dos secuencias completas.
Simultneamente al contador ascendente, en las /Qn se genera un contador descendente de mdulo 8, 7 6 5 4 3 2 1 0 7
85

A1.2 Disee un contador asncrono ascendente de mdulo 6, 0 1 2 3 4 5 0.
Al tratarse de una secuencia ascendente la arquitectura del contador del apartado A1.1 seria la apropiada. Adems en este contador hay que tener en cuenta que la secuencia no se completa por lo tanto hay que detectar el estado desde el que queremos inicializar el contador a 0, primer estado de la secuencia. Al ser el estado 5 el ltimo antes del reinicio de la secuencia, hay que detectar el siguiente, el estado 6, e inicializar el contador a 0, as el contador pasar del estado 5 al 0, completando la secuencia del enunciado.
Figura 43 Contador Asncrono ascendente de mdulo 6. Circuito elctrico, tabla de estados y cronograma con dos secuencias completas.
86
MONOGRAFA CIENTFICA
DETECTOR COMBINACIN BINARIA 110 Por lo tanto hay que disear un detector para la secuencia binaria 110 y utilizar su salida para inicializar el contador a 000.
La salida del detector de la figura 44, se pondr a 0 para la combinacin 110 de las seales de entrada, permaneciendo a 1 para las restantes combinaciones. Figura 44 Detector, activo a nivel bajo, de la combinacin binaria 110.
La salida del detector de la secuencia 110 se disea activa a nivel bajo, para poder activar correctamente las entradas asncronas de Clear de los biestables que se utilizan en este diseo, ya que son activas a nivel bajo. La puerta NAND que se utiliza como detector es de tres entradas, para as poder detectar el estado 110.
El inversor del bit Qa, a la entrada de la puerta NAND, podra omitirse si se elige /Qa en lugar de Qa. De hecho podra omitirse totalmente la entrada Qa ya que la primera vez que este contador tiene Qb y Qc a 1 es en el estado 110, por lo tanto con una puerta NAND de dos entradas se podra conseguir la misma funcin.
SINCRONISMO En la figura 43 se puede apreciar el circuito propuesto para implementar la secuencia del enunciado. Es de resaltar el hecho de haber considerado tanto la puerta NAND como las entradas asncronas de Clear de los biestables, ideales, es decir sin retardo de propagacin alguno, de no haber sido as, durante los tiempos de propagacin de la puerta y de la entrada asncrona de Clear la secuencia 110 del contador habra estado presente en el cronograma, es de suponer que en este tipo de contador la frecuencia de reloj es mucho mas baja de lo que puede representar los tiempos de propagacin de los componentes, de lo contrario el contador no seria funcional, siendo esta una de las limitaciones mas importantes a tener en cuenta en este tipo de contadores.
87

A1.3 Disee un contador asncrono descendente de mdulo 4, 5 4 3 2 5.
En este caso, al tratarse de una secuencia descendente la arquitectura del contador del apartado A1.1 tambin sera la apropiada, si seleccionamos las salidas /Qn en lugar de las salidas Qn. Adems en este contador hay que tener en cuenta que la secuencia no se completa, por lo tanto hay que detectar el estado desde el que queremos inicializar el contador. El ltimo estado de la secuencia antes del reinicio es el 2, por lo tanto hay que detectar el siguiente, el estado 1, e inicializar el contador a 5, as el contador pasar del estado 2 al 5, completando la secuencia del enunciado.
Figura 45 Contador asncrono descendente de mdulo 4. Circuito elctrico, tabla de estados y cronograma con una secuencia completa.
88
MONOGRAFA CIENTFICA
En la figura 45 se puede apreciar el circuito propuesto para la implementacin del contador descendente de modulo 4 del enunciado. En este caso el detector de la secuencia 001 se ha diseado con la salida activa a nivel bajo (puerta NAND), ya que los biestables que se han utilizado tienen las entradas asncronas de Preset y de Clear activas a nivel bajo.
Figura 46 Detector, activo a nivel bajo, del estado 001
DETECTOR COMBINACIN BINARIA 001 Los inversores de las entradas de la puerta NAND, /Qb y /Qc podran omitirse si se eligen como entradas las salidas Qb y Qc en lugar de las negadas. La salida del detector estar a 0 para la combinacin binaria 001, permaneciendo a 1 para las restantes combinaciones.
RESET CONTADOR La salida del detector se lleva a las entradas asncronas de Clear de los biestables Qa y Qc y a la entrada de Preset del biestable Qb, esto genera una salida en Qn igual a 010 y una salida en /Qn igual a 101, al ser esta ltima la que se esta contemplando desde el punto de vista funcional, podremos decir que el contador se reinicia a 101.
SINCRONISMO Como en los casos anteriores se ha considerado que los componentes del detector y las entradas asncronas de los biestables son ideales, con tiempo de propagacin nulo, de no haber sido as la secuencia binaria K + 1 = 0 0 1 se contemplara en el cronograma durante la suma de los tiempos de propagacin de la puerta NAND los inversores (si se utilizan) y las entradas asncronas de Preset y de Clear de los biestables.
Igualmente es interesante comentar que en este tipo de contador la frecuencia de reloj se supone mucho mas baja que las frecuencias de corte asociadas a los componentes del detector y a las entradas asncronas del propio biestable. 89
SISTEMAS DE LGICA SECUENCIAL A2. CONTADOR SNCRONO

A2.1 Disee un contador sncrono ascendente de mdulo 8, 0 1 2 3 4 5 6 7 0. Utilice biestables JK y la lgica combinacional necesaria.
Solucin:
1. NMERO DE BIESTABLES Y DIAGRAMA DE ESTADOS DEL CONTADOR
NMERO DE BIESTABLES, La secuencia a generar es 0-1-2-3-4-5-6-7= 8 estados y el mayor de los estados es 7. 2n-1 < K 2n, siendo K el nmero de estados (K = 7 + 1 = 8), 2n-1 < 8 2n n = 3 biestables.
DIAGRAMA DE ESTADOS,
90
MONOGRAFA CIENTFICA
2. TABLA DE TRANSICIONES
Q2(t) 0 0 0 0 1 1 1 1
Q1(t) 0 0 1 1 0 0 1 1
Q0(t) 0 1 0 1 0 1 0 1
Q2(t+1) 0 0 0 1 1 1 1 0
Q1(t+1) 0 1 1 0 0 1 1 0
Q0(t+1) 1 0 1 0 1 0 1 0
J2 K2 0X 0X 0X 1X X0 X0 X0 X1
J1 K1 0X 1X X0 X1 0X 1X X0 X1
J0 K0 1X X1 1X X1 1X X1 1X X1
J2 Q0
Q2 Q1
00 0 1 01 11 10
K2 Q0 0 0 0 1 X X x X
Q2 Q1
00 0 1 01 11 10
X X
X X
0 1
0 0
J2 = K2 = Q1Q0 J1 Q0
0 1
Q2Q1
00 01 11 10
Q2 Q1 K1 Q0
0 1
00
01
11
10
0 1
X X
X X
0 1 J1 = K1 = Q0
X X
0 1
0 1
X X
J0 Q0
Q2 Q1
00 0 1 01 11 10
K0 Q2 Q1 Q0
0 1
00
01
11
10
1 X
1 X
1 X
1 X
X 1
X 1
X 1
X 1
J0 = K0 = 1 = Vcc
91

4. IMPLEMENTACIN DEL CIRCUITO
Figura 47 Contador sncrono ascendente de mdulo 8
92
MONOGRAFA CIENTFICA
A2.2 Disee un contador sncrono ascendente de mdulo 256 (0..255). Utilice diseo intuitivo para su implementacin.
Solucin:
En este diseo la solucin utilizando el Mtodo Sistemtico no es la mas fcil, ya que la tabla de transiciones a la que dara lugar este diseo tendra 256 filas, lo que hara de su solucin una labor muy tediosa, adems no se podra utilizar las tablas de karnaugh para la simplificacin de las funciones resultantes ya que tampoco sera el mejor mtodo para simplificar funciones de 8 variables. Como se vera el mtodo que nos da la solucin es muy fcil de implementar y se consigue por simple observacin de una tabla de transiciones de un contador ascendente cualquiera.
NMERO DE BIESTABLES, 2n-1 < K 2n, donde K es el nmero de estados (K = 255 + 1 = 256), 2n-1 < 256 2n n = 8 biestables.
..
254
255
Diagrama de estados del contador sncrono ascendente de mdulo 256
93

Q2 0 0 0 0 1 1 1 1
Q1 0 0 1 1 0 0 1 1
Q0 0 1 0 1 0 1 0 1
Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Tabla A2.1 Transiciones de un contador ascendente de 8 estados (0..7) y de un contador ascendente de 16 estados (0..15)
En el contador de mdulo 8 de la tabla A2.1, se puede observar que cuando el bit de menor peso Q0 esta a 1, en el siguiente pulso de reloj, el bit siguiente en peso Q1 bascula, cambia de 0 a 1 o de 1 a 0, igualmente cuando los dos bits de menor peso Q0 y Q1 estn a 1, en el siguiente pulso de reloj el bit siguiente en peso Q2 tambin bascula y en la tabla de mdulo 16 tambin ocurre los mismo para Q3 cuando Q0, Q1 y Q2 estn a 1. Este comportamiento seguira de forma indefinida, de manera que el bit Qn bascular, de 0 a 1 o de 1 a 0, en el siguiente pulso de reloj despus de que todos los bits de menor peso que Qn estn a 1. De forma anecdtica, podra decirse que este comportamiento tiene que ver con la geometra de la numeracin binaria dispuesta en columnas como ocurre en las tablas anteriores, donde las flechas indican el momento de basculacin de los bits.
Siguiendo la evolucin de la tabla de transiciones de un contador ascendente se puede intuir fcilmente que dispositivo podra implementar la funcin que da lugar a la secuencia binaria de la tabla, nos referimos al biestable tipo T, ya que este biestable bascula con T = 1 y mantiene el dato con T = 0.
94
MONOGRAFA CIENTFICA CIRCUITO DEL CONTADOR SNCRONO DE MDULO 8 DE LA TABLA A2.1
El bit de menor peso se implementa con un biestable tipo T con su entrada T = 1, al hacer esto el biestable estar basculando mientras exista pulso de reloj, por lo tanto el bit de menor peso (Q0 = 20) queda as implementado. Para el bit de peso 21 bastar con utilizar la salida del bit Q0 como la entrada del biestable que le implementa, as el siguiente biestable bascular cuando el bit Q0 = 1, quedara as implementado el segundo bit. Para implementar el tercer bit (Q2 = 22) bastar con utilizar una puerta AND cuyas entradas sean las salidas de los dos biestables anteriores y cuya salida sea la entrada del biestable que implementa el bit Q2, la salida de la puerta AND estar a 1 cuando lo estn los dos bits anteriores y ser entonces cuando bascule el bit Q2.
CIRCUITO DEL CONTADOR SNCRONO DE MDULO 16 DE LA TABLA A2.1
95
SISTEMAS DE LGICA SECUENCIAL CIRCUITO DEL CONTADOR SNCRONO ASCENDENTE DE MDULO 2n
Figura 50 Contador sncrono ascendente de mdulo 2n
3. IMPLEMENTACIN DEL CIRCUITO
Figura 51 Contador sncrono ascendente de mdulo 28 = 256. En /Qn el contador es descendente de mdulo 256.
SIMULACIN DEL CONTADOR SNCRONO ASCENDENTE DE MDULO 256
Figura 52 Simulacin del contador sncrono ascendente de mdulo 28 = 256.
96
MONOGRAFA CIENTFICA A2.3 Disee un contador sncrono que en funcin del valor de una variable combinacional
C genere las secuencias binarias (76543210) con C = 0 y (02461357) con C = 1.
Utilice biestables tipo JK y los dispositivos combinacionales necesarios.
Solucin:
NMERO DE BIESTABLES 2n-1 < K 2n, siendo K el nmero de estados o el mayor de los estados mas 1 (K = 7 + 1 = 8), 2n-1 < 8 2n n = 3 biestables.
DIAGRAMA DE ESTADOS
C = 0
C = 1
97

C Q2(t) Q1(t) Q0(t) Q2(t+1) 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0
Q1(t+1) 1 0 0 1 1 0 0 1 1 1 0 0 1 1 0 0
Q0(t+1) 1 0 1 0 1 0 1 0 0 1 0 1 0 1 1 0
J2 K2 1X 0X 0X 0X X1 X0 X0 X0 0X 0X 1X 1X X0 X0 X1 X1
J1 K1 1X 0X X1 X0 1X 0X X1 X0 1X 1X X1 X1 1X 1X X1 X1
J0 K0 1X X1 1X X1 1X X1 1X X1 0X X0 0X X0 0X X0 1X X1
C Q2 J2 Q1Q0
00 01 11 10
00
01
11
10
CQ2 K2 Q1Q0
00 01 11 10
00
01
11
10
1 0 0 0
X X X X
X X X X
0 0 1 1
X X X X
1 0 0 0
0 0 1 1
X X X X
J2 = K2 = /C /Q0 /Q1 + C Q1
98
MONOGRAFA CIENTFICA
C Q2 J1 Q1Q0
00 01 11 10
00
01
11
10
CQ2 K1 Q1Q0
00 01 11 10
00
01
11
10
1 0 X X
1 0 X X
1 1 X X
1 1 X X
X X 0 1
X X 0 1
X X 1 1
X X 1 1
J1 = K1 = C + /Q0
C Q2 J0 Q1Q0
00 01 11 10
00
01
11
10
CQ2 K0 Q1Q0
00 01 11 10
00
01
11
10
1 X X 1
1 X X 1
0 X X 1
0 X X 0
X 1 1 X
X 1 1 X
X 0 1 X
X 0 0 X
J0 = K0 = /C + Q1 Q2
99

4. SNTESIS DEL CONTADOR CIRCUITO Y SIMULACIN CON C = 1 DEL CONTADOR
Figura 53 Simulacin del contador sncrono generador de las secuencias 7-6-5-4-3-2-1-0-7con C = 1 y 0-2-4-6-1-3-5-7-0 con C = 0.
100
MONOGRAFA CIENTFICA A3. REGISTRO DE DESPLAZAMIENTO UNIVERSAL

Realice el diseo de un Registro de Desplazamiento Universal de 4 bits, que realice las siguientes funciones: 1) 2) 3) 4) Desplazamiento Serie de Izquierda a Derecha, Desplazamiento Serie de Derecha a Izquierda, Desplazamiento Paralelo/Paralelo y Mantenimiento del dato Qn(t+1) = Qn(t).
Solucin:
1. VARIABLES COMBINACIONALES DE CONTROL
Las funciones a realizar son cuatro y se enumeran en el enunciado. Para controlar cuatro funciones diferentes se necesitan dos variables de control a cuyas combinaciones se les asigna las funciones a realizar.
A B (variables de control) 0 0 0 1 1 0 1 1
Funcin, Desplazamiento de Izquierda a Derecha. Desplazamiento de Derecha a Izquierda. Desplazamiento de Paralelo a Paralelo. Q(t+1) = Q(t) (mantenimiento del dato).
Figura 54
Esquema del Registro de Desplazamiento Universal del ejemplo
101

2. TABLA DE TRANSICIONES DEL REGISTRO
A B ESI ESD CLK
Q0 Q1 Q2 Q3 (t+1)
0 0 0 0
0 0 0 0
0 0 1 1
0 1 0 1
0 0
Q0 Q1 Q2 Q0 Q1 Q2
Desplazamiento de izquierda a derecha.
1 Q0 Q1 Q2 1 Q0 Q1 Q2 (t)
0 0 0 0
1 1 1 1
0 0 1 1
0 1 0 1
Q1 Q2 Q3 0 Q1 Q2 Q3 1 Q1 Q2 Q3 0 Q1 Q2 Q3 1 (t)
Desplazamiento de derecha a izquierda.
1 1 1 1
0 0 0 0
0 0 1 1
0 1 0 1
D0 D1 D2 D3 D0 D1 D2 D3 D0 D1 D2 D3 D0 D1 D2 D3
Desplazamiento paralelo a paralelo.
1 1 1 1
1 1 1 1
0 0 1 1
0 1 0 1
Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 (t)
Mantenimiento del dato.
Para cada combinacin de las variables A y B el sistema realiza la funcin asignada.
3. ECUACIONES RESULTANTES AL SIMPLIFICAR LAS FUNCIONES Q0 = /A/B ESI (ESD+/ESD) + /AB Q1 (/ESI*(ESD+/ESD) + ESI(/ESD+ESD)) + A/B D0 (/ESI(/ESD+ESD) + ESI(/ESD+ESD)) + A B Q0 (/ESI(/ESD+ESD) + ESI(/ESD +ESD))
102
MONOGRAFA CIENTFICA
Q0 = /A/BESI + /ABQ1 (/ESI+ESI) + A/BD0 (/ESI +ESI) + ABQ0 (/ESI+ESI) = Q0(t+1) = /A/BESI + /ABQ1(t) + A/BD0 + ABQ0(t)
Por analoga el resto de las funciones resultan: Q0 = /A/B ESI + /AB Q1 Q1 = /A/B Q0 + /AB Q2 Q2 = /A/B Q1 + /AB Q3 + A/B D0 + AB Q0 + A/B D1 + AB Q1 + A/B D2 + AB Q2
Q3 = /A/B Q2 + /AB ESD + A/B D3 + AB Q3 =
AB
00 ID
01 DI
10 PP
11 Qt+1 = Qt
Funcin:
4. SNTESIS DEL REGISTRO UNIVERSAL DE 4 BITS
Figura 55 Implementacin del registro de desplazamiento universal de 4 bits
103
SISTEMAS DE LGICA SECUENCIAL A4. GENERADOR DE SECUENCIAS BINARIAS MLTIPLES Y SIMULTNEAS A4.1 Disee por el mtodo de Secuencias Mltiples un generador de las secuencias
binarias siguientes, a) 0 1 0 1 1 0 1 0 y b) 0 1 1 0 1 1 0 0.
Solucin: DISEO POR EL MTODO DE SECUENCIAS MLTIPLES Y SIMULTNEAS:

1. COMPROBACIN DE LAS CARACTERSTICAS DE LAS SECUENCIAS
Por observacin se comprueba que son 2 secuencias (0 1 0 1 1 0 1 0 y 0 1 1 0 1 1 0 0) de 8 bits cada una.
2. CATALOGAR LAS SECUENCIAS Y TABLA DE TRANSICIN INICIAL
Hay 2 secuencias pares (0 1 0 1 1 0 1 0 y 0 1 1 0 1 1 0 0) del mismo nmero de bits (8).
Nmero de combinaciones de la tabla de transiciones inicial: Apartado 2.b del mtodo. Secuencias pares: Al ser las 2 secuencias iguales (mismo nmero de bits) el nmero de combinaciones es el nmero de bits de una de ellas, en este caso 8.
104
MONOGRAFA CIENTFICA TABLA INICIAL: 8 FILAS, UNA POR CADA COMBINACIN Y 2 SALIDAS UNA PARA
CADA SECUENCIA.
01101100 QB 0 1 1 0 1 1 0 0
01011010 QA 0 1 0 1 1 0 1 0 Estado 0 3 2 1 3 2 1 0 ESTADOS REPETIDOS
Tabla A4.1 Tabla Inicial del Generador El sistema de la tabla inicial no es estable, se repiten los estados 0, 1, 2 y 3. Para tratar de eliminar la inestabilidad del sistema (repeticin de estados) se aade un biestable y se le asocia una secuencia de manera que no se repitan estados y se comprueba de nuevo la tabla.
00001111 QC 0 0 0 0 1 1 1 1
01101100 QB 0 1 1 0 1 1 0 0
01011010 QA 0 1 0 1 1 0 1 0 Estado 0 3 2 1 7 6 5 4 NO SE REPITEN ESTADOS
Tabla A4.2 Tabla del sistema corregida con un biestable. El Sistema es estable, no se repite ningn estado. Se puede continuar con el procedimiento de diseo del Generador de Secuencias.
105

3. DIAGRAMA DE ESTADOS DEL SISTEMA
El sistema resultante es muy estable ya que todos los posibles estados con tres bits estn incluidos en el diagrama de estados.
4. TABLA DE TRANSICIONES DEL CONTADOR SNCRONO RESULTANTE
QC(t) 0 0 0 0 1 1 1 1
QB(t) 0 0 1 1 0 0 1 1
QA(t) 0 1 0 1 0 1 0 1
QC(t+1) 0 1 0 0 0 1 1 1
QB(t+1) 1 1 0 1 0 0 0 1
QA(t+1) 1 1 1 0 0 0 1 0
JC KC JB KB JA KA 0X 1X 1X 1X 1X X0 0X X1 1X 0X X0 X1 X1 0X 0X X0 0X X1 X0 X1 1X X0 X0 X1
JC QA
QC QB
00 0 1 01 11 10
KC QA
QCQB
00 0 1 01 11 10
0 1
0 0
X X
X X
X X
X X
0 0
1 0
JC = /QB QA JB QA
0 1
KC = /QB /QA KB QA QCQB

00 0 1 01 11 10
QC QB
00 01 11 10
1 1
X X
X X
0 0 KB = /QA
X X
1 0
1 0
X X
JB = /QC 106
MONOGRAFA CIENTFICA
JA QA
QCQB
00 0 1 01 11 10
KA QCQB QA
0 1
00
01
11
10
1 X
1 X
1 X
0 X
X 0
X 1
X 1
X 1
JA = /QC + QB
KA = QC + QB
6. IMPLEMENTACIN DEL GENERADOR
Figura 56 Circuito y Simulacin del Generador de las Secuencias Binarias 0 - 1 - 1 - 0 - 1 - 1 - 0 - 0 y 0 - 1 - 0 - 1 - 1 - 0 - 1 - 0.
107
SISTEMAS DE LGICA SECUENCIAL A4.2 Disee por el mtodo de Secuencias Mltiples un generador de los patrones
binarios siguientes, a) 1 0 0 0 1 0 0 0, b) 1 1 1 0 1 1 1 0 y c) 1 0 1 0 1 0 1 0. Las patrones binarios se utilizan para rellenar el campo de datos de las tramas binarias con una informacin preestablecida y conocida por el terminal receptor. De esta manera se facilita la realizacin de pruebas de un enlace de comunicaciones o de cualquier otro elemento, activo o pasivo, basta con rellenar en el terminal de transmisin todos los bits de datos del flujo binario o bloque de informacin con la secuencia elegida. Aunque las tres secuencias son de 8 bits se repiten dentro de cada una de ellas de 4 en 4 bits, por lo tanto el diseo se puede tratar como si fuesen tres secuencias de 4 bits y el resultado seria el mismo. Las secuencias a considerar son, a) 1 0 0 0, b) 1 1 1 0 y c) 1 0 1 0.
Solucin: DISEO POR EL MTODO DE SECUENCIAS MLTIPLES Y SIMULTNEAS:

1. COMPROBACIN DE LAS CARACTERSTICAS DE LAS SECUENCIAS
Por observacin se comprueba que son 3 secuencias (1 0 0 0 1 1 1 0 y 1 0 1 0) de 4 bits cada una.
2. CATALOGAR LAS SECUENCIAS Y LA TABLA DE TRANSICIN INICIAL
Hay 3 secuencias pares (1000, 1110 y 1010) del mismo nmero de bits (4). Nmero de combinaciones, tabla de transiciones inicial: Apartado 2.b del mtodo. Secuencias pares: Al ser las 3 secuencias iguales (mismo nmero de bits) el nmero de combinaciones es el nmero de bits de una de ellas, 4.
108
MONOGRAFA CIENTFICA
3. TABLA INICIAL: TIENE 4 FILAS, UNA POR CADA COMBINACIN, Y 3 SALIDAS UNA PARA CADA SECUENCIA.
1 0 1 0 QC 1 0 1 0
1 1 1 0 QB 1 1 1 0
1 0 0 0 QA 1 0 0 0 Estado 7 2 6 0
El sistema de la tabla inicial es estable, no se repite ningn estado.
DIAGRAMA DE ESTADOS Y TABLA DE TRANSICIONES DEL SISTEMA
1- 3 4- 5
A los estados no incluidos en el sistema (1, 3, 4 y 5) se les hace evolucionar al estado 7.
SE ELIGEN BIESTABLES TIPO JK PARA LA IMPLEMENTACIN DEL SISTEMA
109

4. TABLA DE TRANSICIONES DEL SISTEMA
QC QB QA 0 0 0
QC QB QA 1 1 1
JCKC 1X 1X 1X 1X X0 X0 X1 X1
JBKB JAKA 1X 1X X0 X0 1X 1X X1 X0 1X X0 0X X0 1X X0 0X X1
0 0 1 0 1 0
1 1 1 1 1 0
0 1 1 1 0 0 1 0 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0 0 0 1 0 0
QCQB QA
0 1 00 01 11 10
QCQB QA
0 1 00 01 11 10
1 1
1 1
X X
X X
X X
X X
1 1
0 0
JC = 1 = Vcc
KC = QB
QCQB QA
0 1 00 01 11 10
QCQB QA
0 1 00 01 11 10
1 1
X X
X X
1 1
X X
0 0
1 0
X X
JB = 1 = Vcc
KB = /QA QC
110
MONOGRAFA CIENTFICA
QCQB QA
0 1 00 01 11 10
QCQB QA
0 1 00 01 11 10
1 X
0 X
0 X
1 X
X 0
X 0
X 1
X 0
JA = /QB
KA = QB QC
6.
IMPLEMENTACIN DEL CIRCUITO DEL GENERADOR
Figura 57 Generador de las Secuencias Binarias, 10101010, 11101110 y 10001000.
111
SISTEMAS DE LGICA SECUENCIAL A5. MQUINAS SECUENCIALES SNCRONAS. AUTMATAS A5.1 Disee un Sistema Secuencial Sncrono (Autmata de Mealy) con las siguientes
caractersticas: 1) Una salida S pasar a valer 1 despus de recibir cuatro ceros seguidos por una entrada e y 2) Con S = 1, al detectar el siguiente bit en e la salida S pasar a valer cero (S = 0), hasta que se reciban de nuevo 4 ceros seguidos por la entrada e.
Condiciones de diseo: 1. Implemente con biestables tipo JK y los componentes combinacionales necesarios.
e = 0000 0000 0000 0000 - - - - - S = 0001 0001 0001 0001 - - - - - -
Solucin:
1. DIAGRAMA DE ESTADOS Y TABLA DE ESTADOS INICIAL
DIAGRAMA DE ESTADOS 1/0 0/0 E0 1/0 E1 1/0 0/0 E2 1/0 0/0 E3 0/0 0/1 E4 1/0
TABLA DE ESTADOS e=0 E1 / 0 E2 / 0 E3 / 0 E4 / 1 E1 / 0 e=1 E0 / 0 E0 / 0 E0 / 0 E0 / 0 E0 / 0
E0 E1 E2 E3 E4
112
MONOGRAFA CIENTFICA
2. CLASES DE EQUIVALENCIA Hay dos clases de equivalencia, la C1 (0 0) con los estados E0, E1, E2 y E4 y la C2 (0 1) con el estado E3. En la C1 los estados E0 y E4 son equivalentes, uno de ellos se puede eliminar, en la C2 al tener solo un estado no hay eliminacin de estados.
NUEVA TABLA DE ESTADOS

Correspondencia de nuevos estados con los anteriores y nueva tabla de estados:
A0 A1 A2 A3
E0, E4 E1 E2 E3
A0 A1 A2 A3
e=0 A1 / 0 A2 / 0 A3 / 0 A0 / 1
e=1 A0 / 0 A0 / 0 A0 / 0 A0 / 0
En la nueva tabla de estados no hay estados equivalentes.
NUEVO DIAGRAMA DE ESTADOS 1/0 0/0 A0 1/0 A1 1/0 0/0 A2 1/0 0/0 A3 0/1
Codificacin de estados (con 2 biestables se puede codificar los 4 estados) A0 00 A1 01 A2 10 A3 11
113

3. TABLA DE TRANSICIONES Y ECUACIONES
e Q2 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1
Q1 0 1 0 1 0 1 0 1
Q2 0 1 1 0 0 0 0 0
Q1 1 0 1 0 0 0 0 0
S 0 0 0 1 0 0 0 0
J2 K2 0X 1X X0 X1 0X 0X X1 X1
J1 K1 1X X1 1X X1 0X X1 0X X1
J2 = /e Q1 J1 = /e
K2 = e + Q1 K1 = 1 = Vcc
4. IMPLEMENTACIN DEL AUTMATA
Figura 58 Simulacin y Circuito del Autmata del enunciado.
114
MONOGRAFA CIENTFICA A6. APLICACIONES
A6.1 GENERADOR DE CDIGO DE LNEA HDB3

En Sistemas de transmisin digital los cdigos de lnea adaptan las seales digitales a los medios de comunicaciones de manera que no manden muchos ceros seguidos, esto facilita la recuperacin del Reloj del Sistema en recepcin, adems, los cdigos de lnea, tratan de eliminar la posible componente de continua que pueda introducir los datos. El cdigo de lnea HDB3 se introduce a una seal a la que ya se le ha aplicado bipolaridad (AMI alterna los 1 con +V y -V) para eliminar la componente de continua, en este diseo solo se propone no mandar a lnea mas de tres ceros seguidos (HDB3).
El esquema de la Figura 59 representa el entorno del Sistema Sncrono Secuencial del diseo que se propone a continuacin,
Figura 59 Entorno de diseo del Sistema Sncrono Secuencial propuesto.
Disee un Sistema Sncrono Secuencial que realice la siguiente funcin; Cuando por una entrada de datos e, TTL, NRZ y a 2 Mbit/seg., se reciban mas de 3 ceros seguidos (n de ceros seguidos 4) el Sistema los agrupar en grupos de cuatro ceros, desestimando los restos de tres ceros o menos, y los codificar a la salida S como 0001 y como 1001, dependiendo de si el nmero de bits recibidos a 1 por la entrada de datos e, desde la ltima agrupacin de cuatro ceros, es impar o par respectivamente. Controlar la salida S con el reloj del Sistema para obtener datos TTL-RZ a la salida.
115

Solucin (Planteamiento): Para la implementacin de sistema propuesto hay que realizar y sincronizar las siguientes funciones: 1. Subsistema que detecte cuando se han recibido 4 ceros seguidos por la entrada e. 2. Subsistema que controle si el nmero de bits recibidos por la entrada e a 1, desde la ltima agrupacin de cuatro ceros, es par o impar. 3. Subsistema que almacene los ltimos cuatro bits recibidos por la entrada e, para su codificacin cuando sean ceros. 4. Subsistema de lgica combinacional de apoyo para todos los Subsistemas anteriores. 5. Inclusin del Reloj del Sistema Clk a la salida para convertir los datos NRZ a RZ. 6. Correcta integracin de todos los Subsistemas anteriores.
ESQUEMA DEL DISEO PROPUESTO
Figura 60 Esquema del Sistema Sncrono Secuencial para la implementacin del Cdigo de Lnea HDB3 en el flujo binario de la entrada e.
116
MONOGRAFA CIENTFICA CIRCUITO DEL DISEO PROPUESTO
Figura 61 Circuito del Sistema Sncrono Secuencial para la implementacin del Cdigo de Lnea HDB3 en el flujo binario de entrada e.
Figura 62 Simulacin del generador del Cdigo HDB3 en el flujo binario de entrada e.
117
SISTEMAS DE LGICA SECUENCIAL GLOSARIO

Autmata de Mealy Estructura en una maquina secuencial en la que la salida depende de
la entrada y del estado interno presente.
Autmata de Moore
Estructura de una maquina secuencial en la que la salida en un
instante determinado responde solo del estado interno del circuito y este es a su vez es funcin del estado interno y de las entradas externas de control.
Circuito Secuencial secuencia temporal.
Circuito digital cuyos estados lgicos dependen de una determinada
Contador Asncrono Contador que utiliza como entrada de reloj de cada etapa la salida de la etapa precedente, excepto el bit LSB que utiliza el reloj externo o del sistema.
Contador Sncrono Contador en el que todas las etapas utilizan el mismo pulso de reloj.
E1 Flujo Binario Tramado con capacidad para 30+2 canales telefnicos, a 64 Kbit/seg. por canal (secuencia binaria de 256 bits). Trama bsica de la Jerarqua Digital Plesicrona Europea Recomendada por E.T.S.I. para establecer enlaces de Comunicaciones digitales para esa capacidad.
E.T.S.I.
European Telecommunications Standard Institute, Organismo Internacional
Europeo que establece las normativas y recomendaciones para Telefona, Telegrafa y Radiodifusin.
Generador de Secuencias Binarias Mltiples y Simultaneas Sistema Secuencial diseado para generar varias secuencias binarias simultaneas en el mismo circuito y controladas por el diseador, cada secuencia se estar generando en la salida de cada uno de los biestables del circuito. Se podr acceder a las secuencias en paralelo, para aplicaciones diferentes o seleccionando una de ellas en una salida comn, para lo que habra que incluir dispositivos combinacionales de control y seleccin
118
MONOGRAFA CIENTFICA
Glitch Pico de tensin o de corriente de corta duracin, no deseado y generalmente
producido de forma no intencionada.
J.D.P.
Jerarqua Digital Plesicrona. Jerarqua normalizada por la Unin Internacional de
las Telecomunicaciones (UIT-T), donde se establece el formato lgico y elctrico para la transmisin de seales digitales por medios guiados y por medios no guiados.
Maquina de estados Sistema lgico que exhibe una secuencia de estados condicionada por la lgica interna y las entradas externas. Cualquier circuito secuencial que exhibe una determinada secuencia de estados.
Palabra de Alineamiento de Trama
Secuencia de bits fijos y nicos que se insertan al
inicio de los flujos binarios Tramados con la intencin de sincronizar los terminales de transmisin y recepcin.
Patrn de Bits Secuencia binaria normalmente utilizada para relleno de flujos binarios digitales para realizar pruebas en sistemas de comunicaciones digitales y otros dispositivos.
Reduccin de estados equivalentes
Mtodo sistemtico para la reduccin de estados de
una maquina secuencial, resultantes en el proceso de diseo.
Registro Circuito digital capaz de almacenar y desplazar informacin: tpicamente utilizado como dispositivo de almacenamiento temporal.
Registro de Desplazamiento Universal Registro que tiene capacidad de entradas y salidas serie y paralelo y cualquier funcin que se habilite.
Registro Paralelo-Serie Registro de desplazamiento en el que los datos realizan su entrada en paralelo y la descarga se realiza en serie.
Registro Paralelo-Paralelo Registro de desplazamiento en el que los datos se cargan y descargan en paralelo.
119

Registro Paralelo-Paralelo con entradas asncronas Registro de desplazamiento en el que los datos se cargan en paralelo utilizando las entradas asncronas de Preset-Clear y la descarga se realiza igualmente en paralelo.
Registro Paralelo-Paralelo con entradas sncronas Registro de desplazamiento en el que los datos se cargan en paralelo utilizando las entradas sncronas (entradas biestable y flancos reloj) y la descarga se realiza igualmente en paralelo.
Registro Serie-Paralelo Registro de desplazamiento en el que los datos realizan su entrada en serie y una vez cargado el dato se entrega (descarga) en paralelo.
Registro Serie-Serie Registro de desplazamiento en el que los datos realizan su entrada y salida en serie (de izquierda a derecha o de derecha a izquierda).
Trama
Flujo binario provisto de secuencias binarias identificadoras del inicio de bloque
(Palabra de Alineamiento de Trama) y otras caractersticas que depender del sistema y la aplicacin.
Secuencia Binaria Grupo de bits que se generan de forma secuencial por un sistema digital sncrono o asncrono.
120
MONOGRAFA CIENTFICA BIBLIOGRAFA

HAYES, JOHN P. (1996). Diseo Lgico Digital. Wilmington, Delaware: Addison-Wesley Iberoamericana, S.A. FLOYD, T. (2000). Fundamentos de Sistemas Digitales. 7 Edicin. Madrid: Prentice Hall. ANGULO, JOS M. (2002). Sistemas Digitales y Tecnologa de Computadores. International Thomson Editores Spain Paraninfo S.A. CHARLES H. ROTH, Jr. (2004). Fundamentos de Diseo Lgico. 5 Edicin. International Thomson Editores Spain Paraninfo S.A. PORTILLO M., JORGE (2005). Generador de Secuencias Binarias Mltiples y Simultneas / Mtodo Sistemtico de Diseo. Monografa Cientfica - Jorge Portillo Meniz, 2005.
121

Eb Logicasecuencial

Caricato da

Informazioni sul documento

Copyright

Formati disponibili

Condividi questo documento

Condividi o incorpora il documento

Opzioni di condivisione

Hai trovato utile questo documento?

Questo contenuto è inappropriato?

Copyright:

Formati disponibili

Eb Logicasecuencial

Caricato da

Copyright:

Formati disponibili

MONOGRAFA CIENTFICA

Diseo y Sntesis de Sistemas de Lgica Secuencial

Jorge Portillo Meniz, 2006

SISTEMAS DE LGICA SECUENCIAL

CAPTULO 1. CONTADORES ASNCRONOS

1.9 Ejemplo de diseo de un contador asncrono.... 25

CAPTULO 2. CONTADORES SNCRONOS

2.3.2 Contador sncrono generador de mas de una secuencia .... 36

CAPTULO 3. REGISTROS DE DESPLAZAMIENTO

SISTEMAS DE LGICA SECUENCIAL

CAPTULO 4. GENERADORES DE SECUENCIAS BINARIAS

CAPTULO 5. MAQUINAS SECUENCIALES FINTAS, AUTMATAS

MONOGRAFA CIENTFICA A1.2 Diseo de un contador asncrono ascendente de mdulo 6,

A2.2 Diseo Intuitivo de un contador sncrono ascendente de

A2.3 Diseo Sistemtico de un contador sncrono que genere las

SISTEMAS DE LGICA SECUENCIAL

SISTEMAS DE LGICA SECUENCIAL

SISTEMAS DE LGICA SECUENCIAL

Captulo 1 Contadores Asncronos

SISTEMAS DE LGICA SECUENCIAL

Figura 1 Contador genrico

SISTEMAS DE LGICA SECUENCIAL

Figura 2 Contador asncrono genrico de mdulo 2n

PULSO DE RELOJ (CLK) EN CONTADORES ASNCRONOS

PARMETROS DE LOS BIESTABLES A TENER EN CUENTA PARA EL ESTUDIO

1.1 Biestable tipo T, divisor por dos de la frecuencia de Reloj

En la Tabla 1 se representa la secuencia completa de un contador ascendente de mdulo 23 = 8 (000..111).

SISTEMAS DE LGICA SECUENCIAL

Figura 3 Contador asncrono ascendente de mdulo 23 = 8

Figura 4 Divisor por 2 de la frecuencia de reloj

DIVISOR POR 4 DE LA FRECUENCIA DE RELOJ (CLK)

Figura 6 Contador ascendente y descendente de mdulo 4

CON BIESTABLES ACTIVOS EN EL FLANCO DE SUBIDA DE LA SEAL DE RELOJ

Contador ascendente y descendente de mdulo 4

MONOGRAFA CIENTFICA CONTADOR ASNCRONO - CONFIGURACIONES POSIBLES

TIPO DE BIESTABLE (flip-flop) UTILIZADO

SALIDA Qn QUE SE CONECTA A LA ENTRADA Clkn+1 Qn

TIPO DE CONTADOR RESULTANTE Descendente en Qn y ascendente en /Qn.

Activo en el flanco de subida (Clk) /Qn

Ascendente en Qn y descendente en /Qn.

Qn Activo en el flanco de bajada (Clk) /Qn

Ascendente en Qn y descendente en /Qn. Ascendente en /Qn y descendente en Qn.

SISTEMAS DE LGICA SECUENCIAL 1.4 Contador ascendente y descendente de mdulo 8 (K = 8)

Figura 8 Contador de 000 a 111, ascendente en Qn y de 111 a 000, descendente en /Qn

Figura 9 Diagrama de bloques contador reversible 20

LA FUNCIN FN RESULTANTE ES: FN = /C /QN + C QN

F0 = /C /Q0 + C Q0 = C Q0 (Mux-2x1 o XNOR) F1 = /C /Q1 + C Q1 = C Q1 (Mux-2x1 o XNOR) F2 = /C /Q2 + C Q2 = C Q2 (Mux-2x1 o XNOR)

Figura 10 Circuito Fn Combinacional de salida en el contador asncrono reversible de mdulo 8.

SISTEMAS DE LGICA SECUENCIAL IMPLEMENTACIN DEL CONTADOR ASNCRONO REVERSIBLE DE MDULO 8

1.6 Contador asncrono de cualquier secuencia

Figura 12 Contador asncrono de dcadas (k=10, 0..9)

1.7 Limitaciones de los contadores asncronos

SISTEMAS DE LGICA SECUENCIAL 1.8 Contador asncrono Mtodo general de diseo

CONTADOR ASNCRONO DE CUALQUIER SECUENCIA, CIRCUITO DETECTOR PARA

MONOGRAFA CIENTFICA 1.9 Ejemplo de Diseo

CONTADOR DESCENDENTE DE MDULO 5 (K = 5) (111..011)

SISTEMAS DE LGICA SECUENCIAL

Captulo 2 Contadores Sncronos

SISTEMAS DE LGICA SECUENCIAL

SISTEMAS DE LGICA SECUENCIAL 2.1 Configuracin genrica del contador sncrono

Figura 14 Configuracin genrica de un contador sncrono

2.2 Contador sncrono. Mtodo sistemtico de diseo

estados 2, 3, 4, 5, 6, 7, 9 10, 11, 12, 13 14, 15 1

SISTEMAS DE LGICA SECUENCIAL