DIgSILENT PowerFactory Modelos Dinmicos con DSL

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Introduccin

DIgSILENT Simulation Language (DSL) DSL puede describir:

Cualquier sistema linear o no linear de Ecuaciones Diferenciales. Tiempo muerto (Ej. Ecuaciones de onda ideal). Cualquier ecuacin aritmtica o lgica (Ej. Controladores digitales). Cualquier evento (Ej. Apertura de interruptor si x>y).

DSL puede ser usado para:

Escribir un programa DSL Dibujar un diagrama de bloques Combinacin de ambas

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Definiciones y conceptos bsicos

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Ecuaciones diferenciales

Ecuacin diferencial lineal, explcita:

dx = ax + bw dt
Ecuacin diferencial no lineal, explcita:

dx = x 2 + sin( x) dt
Ecuacin diferencial implcita:

dx x2 + +1 = 0 dt
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Sistema de ecuaciones diferenciales

Sistema de ecuaciones diferenciales lineales, explcito:

dx1 = x1 + x 2 + y i dt dx 2 = x1 x 2 + y i dt
Forma general de un sistema de ecuaciones diferenciales explcito:

= f (x, y ) x i

y o = g (x , yi )
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Transformada de Laplace. Dominio del Tiempo y la Frecuencia

Frecuencia Compleja: Ecuacin diferencial :

s = + j
dx sx dt 1 yi ( s ) 1+ s

Ejemplo: Retardo de primer orden

x( s) =

x(t ) = ( yi (t ) x(t ) ) / T
yo ( s ) =
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K yi ( s ) 1+ s

yo ( s ) = K x ( s ) yo (t ) = K x(t )
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Standard Blocks (Macros)

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Bloques standard

Integrator
2.50

= yi x = x

yi s
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2.00

1.50

1.00

0.50

0.00

-0.50 0.00 Integrator: yi Integrator: yo 0.50 1.00 1.50 [s] 2.00

DIgSILENT
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DSL Workshop, Step Responses

Plot Integrator

Date: 7/23/2007 Annex: /1

Bloques standard

First-Order Lag:
1.25

= x

( yi x) yi x= T (1 + sT )
DIgSILENT

1.00

0.75

0.50

0.25

0.00

-0.25 0.00 FirstOrderLag: yi FirstOrderLag: yo 0.50 1.00 1.50 [s] 2.00

DIgSILENT
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DSL Workshop, Step Responses

Plot FirstOrderLag

Date: 7/23/2007 Annex: /2

Bloques standard

Second-Order Lag, Real Poles:

1.25

x=

yi (1 + sT1 )(1 + sT1 )

DIgSILENT

1.00

0.75

0.50

0.25

0.00

-0.25 0.00 SecondOrderLagReal: yi SecondOrderLagReal: yo 0.50 1.00 1.50 [s] 2.00

DIgSILENT
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DSL Workshop, Step Responses

Plot SecondOrderLagReal

Date: 7/23/2007 Annex: /4

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Bloques standard

Second-Order Lag, Complex Poles:

1.25

x=

yi (1 + sT1 )(1 + sT2 )

DIgSILENT

1.00

0.75

0.50

0.25

0.00

-0.25 0.00 SecondOrderLag: yi SecondOrderLag: yo 0.50 1.00 1.50 [s] 2.00

DIgSILENT
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DSL Workshop, Step Responses

Plot SecondOrderLag

Date: 7/23/2007 Annex: /3

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Bloques standard

Integrator with wind-up limiter:

1.50

= yi x yo = lim( x, ymin , ymax )

DIgSILENT

1.00

0.50

0.00

-0.50

-1.00

-1.50 0.00 W indUp Integrator: yi W indUp Integrator: x W indUp Integrator: y_max W indUp Integrator: y_min W indUp Integrator: yo 0.50 1.00 1.50 [s] 2.00

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DSL Workshop, Step Responses

Plot IntegratorW indUp

Date: 7/23/2007 Annex: /5

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Bloques standard
Integrator with non-wind-up limiter:
1.50

= yi x yo = lim state ( x, y min , ymax )

DIgSILENT

1.00

0.50

0.00

-0.50

-1.00

-1.50 0.00 NonW indUp Integrator: yi NonW indUp Integrator: x NonW indUp Integrator: y_max NonW indUp Integrator: y_min NonW indUp Integrator: yo 0.50 1.00 1.50 [s] 2.00

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DSL Workshop, Step Responses

Plot IntegratorNonW indUp

Date: 7/23/2007 Annex: /6

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Definiciones de bloque DSL

vco_EXAC2:

uset p

Vs

Vamax Vrmax yi1 (1+sTb)/(1+sTa) Tb,Tc yi2 _{ K / ( 1+sT) } _ Ka,Ta Va yi11

0

1/(1+sT) Tr

Vc

o13

LVgate

Var

K Kb

yi4

Limiter

Vr

yi5

Vrmin

[1/sT Te

Ve

ui

fltrU

uerrs

Vamin upss Fex _Fex_ Kc

0 1

Vl

K Kl Vh

yi7 vlr

Const Vlr

K Kh S e( ef d) +K e K e, E 1,S E 1, ..

Vf

sK/ ( 1+sT) Kf,Tf

Vfe

O KeSe o19 K Kd

cu re x..

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DSL Common Model

vco_EXAC2:

uset p

bias

Vs

Vamax Vrmax yi1 (1+sT b)/(1+sT a) T b,T c yi2 _{K / (1+sT) }_ Va Ka,T a yi11
0

1/(1+sT ) Tr

Vc

o13

LVgate

Var

K Kb

yi4

Limiter

Vr

yi5

Vrmin

[1/sT Te

Ve

ui

fltrU

uerrs

Vamin upss Fex _Fex_ Kc

0 1

Vl

K Kl Vh

yi7 vlr

reset

Const Vlr

K Kh

V fe (..

V fe (..

V fe (..

S e(ef d)+K e K e,E 1 ,S E 1 , ..

Vf

sK/ ( 1+sT) Kf,T f

Vfe

KeSe

cu cu re re x.. ..

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o19

K Kd

V e (1 .. V e (2 ..

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Inicializacin del Modelo

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Clculo de las condiciones iniciales

Inicializacin del modelo para estado estable que es compatible con la solucin de flujo de carga.

Que debe ser inicializado? Todas la variables de estado Todas las seales de entrada que se desconocen desde el flujo de carga.

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Clculo de condiciones iniciales

Sistema de ecuaciones diferenciales

[ x(t )] = f ([ x(t )] , [ yi (t )]) [ yo (t )] = g ([ x(t )] , [ yi (t )])

Variables conocidas y desconocidas (Known and Unknown) variables del clculo del flujo de carga

[ x(t )] = f ([ x(t )] , [ yiK (t )] , [ yiU (t )]) = [ yoK (t )] = g ([ x(t )] , [ yiK (t )] , [ yiU (t )]) [ yoU (t )] = g ([ x(t )] , [ yiK (t )] , [ yiU (t )])
N X + N iU = N X + N oK N iU = N oK
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Clculo de condiciones iniciales

upss u usetp curex

Modelo de excitacin del sistema

uerrs

u, curex y uerrs conocidas por el flujo de carga 1 x salida conocida => 1 entrada desconocida puede ser inicializada

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Clculo de condiciones iniciales

Resolver las condiciones iniciales partiendo de las entradas y salidas conocidas. Estado estable (flat start) significa:

=0 x

Equivalente a la entrada de todos los integradores debe ser igual a cero. Evaluacin de funciones de transferecnia en estado estable: set s=0

Ajuste de condiciones iniciales:

inc(varnm)=expr inc0(varnm)=expr

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