Laurea Magistrale in Ingegneria Elettronica

Progettazione di un convertitore Sigma-Delta per radar mammograco

Alberto Celin Matricola 1035388
Universit` a degli Studi di Padova Facolt` a di Ingegneria Laurea Magistrale in Ingegneria Elettronica Relatore: Andrea Gerosa

16 luglio 2013

Alberto Celin Matricola 1035388

Progettazione di un convertitore Sigma-Delta per radar mammograco

Laurea Magistrale in Ingegneria Elettronica

Struttura e obiettivi dellelaborato

Applicazione del convertitore Confronto tra la struttura feed-forward e archittettura standard del convertitore Sigma-Delta Implementazione circuitale Conclusione

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Progettazione di un convertitore Sigma-Delta per radar mammograco

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Applicazione e speciche

Figura: Architettura del radar per rivelare la presenza di tessuti cancerogeni nel seno.

Dierenti caratteristiche dielettriche dei tessuti benigni e maligni. Convertitore ad alta risoluzione, tempo acquisizione e consumo minimizzati.
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Schema a blocchi convertitore Sigma-Delta

Figura: Confronto tra una struttura di ordine 2 con architettura standard e con architettura forward.
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Confronto tra le due architetture (1/3)

Figura: Confronto tra una struttura con architettura feed-forward e architettura standard in termini di DR comprensiva delle non idealit` a.
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Implementazione del ltro digitale

Figura: Schema di un ltro digitale di tipo CIC

Aumentare la risoluzione di una parola, sottocampionata attraverso unoperazione di decimazione. HCIC (z ) = 1 1 z k z 1 z 1

L

1 k

k 1

z
x =0

(1) (2)

N = LCIC (k 1) + 1 con LCIC = L + 1 e k = OSR .

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Confronto tra le due architetture (2/3)

Figura: Linearit` a di un DAC a singolo bit e di un DAC a pi` u bit.

Per sfruttare i vantaggi dellarchitettura feed-forward ` e necessario un ADC multibit e questo porta a errori di non linearit` a causati da mismatch capacitivo. Per ridurre linuenza del mismatch capacitivo ` e possibile sfruttare degli algoritmi digitali. (DEM)
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Confronto tra le due architetture (3/3)

Figura: Eetto di non linearit` a di un DAC in un quantizzatore multibit al variare del mismatch capacitivo.
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Dimensionamento degli elementi principali

Figura: Caratteristiche minime degli amplicatori per non inserire distorsione. Struttura feed-forward, OSR = 8192, Cs = 6pF, 4 bit quantizzatore interno.

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Implementazione circuitale (1/2)

Figura: Implementazione circuitale di amplicatore OTA e guadagno AC. Av 0 > 300, SR = 65V /s , GBW = 90MHz , consumo di corrente totale Itot = 300A, swing dierenziale uscita Vswing = 250mV

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Implementazione circuitale (2/2)

Figura: Comparatore e risposta al transitorio (preamplicatore e latch). LSB = 140 mV, consumo preamplicatore Itot = 80A

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Conclusione

Sono state confrontate diverse architetture per scegliere la pi` u adatta. Larchitettura valutata per questa tesi ` e una feed-forward di ordine 2. OSR = 8192, Cs = 6pF , DR = 122dB , quantizzatore interno a 4 bit. Sono stati dimensionati amplicatori per integratori e comparatori per il Flash a 4 bit valutando il loro impatto anche in termini di potenza dissipata. Potenza dissipata dalla parte analogica del circuito intorno ai 3 mW Si ` e studiata la possibilit` a di inserire un algoritmo di tipo DEM per risolvere la non linearit` a del DAC.

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Dynamic Element Matching

Figura: Lalgoritmo di DEM e una similitudine con due blocchi posti uno sopra laltro.

Lobbiettivo ` e annullare lerrore prodotto dal DAC. Questo ` e ottenuto talvolta scambiando e talvolta no gli ingressi del DAC producendo un errore mediamente nullo.

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