Um descodificador e um circuito que permite obter, a partir de um conjunto Definicao de de bits que constituem uma palavra de um determinado codigo,

a identificacao descodificador dessa palavra. Para isso, o descodificador tem tantas sadas quanto o numero de palavras de codigo, e activa, em cada momento, a sada correspondente `a palavra de codigo presente nas entradas. Por exemplo um descodificador binario de n bits possuiu n entradas onde sao Descodificador binario aplicadas palavras do CBN (Codigo Binario Natural) de comprimento n, desde 00 . . .0 ate 11. . . 1. Este descodificador tem ainda 2n sadas, numeradas de 0 a 2n 1, sendo que uma e apenas uma pode vir activa de cada vez. Em termos de funcionamento, um descodificador binario de 3 bits pode ser descrito pela tabela de verdade logica da Tabela 9.1, em que Si e a sada correspondente `a palavra i do codigo. Codificadores Um circuito com funcionamento algo inverso e o codificador, com tantas entradas Codificador quantas as palavras do codigo 1-em-n e com tantas sadas quanto o numero de bits da palavra do codigo de sada. Ou seja, um codificador e um circuito que converte palavras do codigo 1-em-n na entrada para palavras de um codigo arbitrario na sada. O problema maior com o codificador que acabamos de definir esta na descricao do seu comportamento quando mais que uma entrada esta activa, ou seja, quando deixamos de ter `a entrada palavras do codigo 1-em-n. De facto, nessas circunstancias nao e obvio o que fazer, uma vez que na sada so pode estar presente uma das palavras do codigo. A solucao classica consiste em atribuir prioridades `as entradas e codificar a entrada mais prioritaria. Obtem-se, entao, um circuito que se designa habitual- Codificador de mente por codificador de prioridades, embora uma designacao mais correcta seja prioridades a de transcodificador.
O multiplexer e um circuito combinatorio muito comum em sistemas digitais. A sua funcionalidade basica e a de um circuito que realiza a funcao de selecccao de uma entrada, sugerida pela analogia mecanica da Figura 10.1. Naturalmente, o numero de entradas pode ser diferente de quatro mas, para o efeito da funcao de seleccao que pretendemos, admitiremos que ele e sempre uma potencia de 2.

Demultiplexers
A funcionalidade basica de um demultiplexer e oposta `a da de um multiplexer. Nesse sentido, um demultiplexer realiza a funcao de selecccao de uma sada, com a analogia mecanica sugerida pela Figura 10.10. De forma identica `a que acontecia para as entradas de dados dos multiplexers, admitiremos que o numero de sadas do demultiplexer e sempre uma potencia de 2. Um demultiplexer tem, portanto, 2n sadas, das quais uma vem, em cada momento, seleccionada por intermedio de n entradas de controlo ou de seleccao, que

Um decodificador e um circuito logico combinacional que recebe uma informacao codificada de alguma forma e a traduz para outra. A informacao pode ser um numero decimal codificado em binario, um endereo de uma posicao de memoria, etc. Uma classe importante de codificadores sao os decodificadores de n para 2 n linhas ( 2 para 4, 3 para 8, 4 para 16, etc.). Estes decodificadores possuem n linhas de entrada ( tomadas, por exemplo, das saidas paralelas de um registrador ou contador ) e 2 n linhas de saida, das quais uma e somente uma ficara ativa para cada combinacao das linhas de entrada. O funcionamento do decodificador completo e definido pelo sistema das funcoes logicas que possui 2 n equacoes de n variaveis cada. O sistema das equacoes logicas e a tabela verdade correspondente do decodificador completo de 3 entradas ( n = 3 )sao representados na Tabela 6.11.
Tabela 6.11: Tabela-verdade e sistema das funes lgicas do decodificador completo de 3 entradas.

Entradas x2 x 1 x 0 0 0 0 00 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 Sadas y0 y1 y2 y3 y4 y5 y6 y 7

1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 O sistema das funes lgicas correspondente y0 = x2 _ x1 _ x0 _ x2 _ 00101000000y=1 _ x 1x 0 = x2 _ x1 _ y2 x 0 = x2 _ y3 x 1 x 0 = x2 _ x1 _ y4 x 0 = x2 x 1 _ y5 x 0 y6 = x2 x 1 _ x0 y 7 = x2 x 1 x 0

A partir da Tabela 6.11 podemos construir o circuito logico do decodificador utilizando portas logicas "NAO" e "E" como e mostrado na Figura 6.51. Uma entrada adicional denominada intervalo ("strobe") e acrescentada a cada porta "E". Todas estas entradas adicionais sao ligadas juntas e sao excitadas por um sinal binario S. Se S = 1, a porta e libertada e entao ocorre a decodificacao, enquanto, se S = 0, a decodificacao e inibida. A entrada S se usa quando e desejavel decodificar somente durante certo intervalo de tempo, por exemplo, eliminar os pulsos curtos e falsos nas 55 Elementos Basicos de Circuitos Digitais saidas do decodificador durante de troca dos estados nas entradas. Estes pulsos falsos ocorrem devido aos diferentes atrasos de propagacao nos circuitos logicos resultando as "corridas" dos sinais logicos. y0 y1

y2 y3 y4 y5 y6 y7 x 2x 1x 0S (a) DC 0 1 2 3 4 5 6 7 y0 y1 y2 y3 y4 y5 y6 y7 EN 1 2 4 S x0 x1 x2 S uma entrada adicion al denominada intervalo ou "str obe" (b)

Figura 6.51: (a) Circuito lgico do decodificador completo de 3 entradas utilizando portas "NO" e "E". (b) Smbolo lgico do decodificador de 3 para 8.

4.2. DECODIFICADORES E DEMULTIPLEXADORES DE CI

O conceito apresentado na Figura 6.51 pode ser facilmente estendido para 2, 3 ou n linhas de entrada. Na pratica, nao e necessario construir estes decodificadores a partir de portas logicas, pois ha uma grande variedade de CI's que realizam estas funcoes. Um demultiplexador e um sistema utilizado para a transmissao de um sinal binario ( dados em serie ) em uma das linhas de saida, sendo que a linha em particular e selecionada por meio de um endereco A 3 A 2A 1A 0. Para operar como demultiplexador, E0 deve ser igual a 0 ou ligado com o sinal de "strobe" e os dados devem ser aplicados a entrada E1 . Se E0 = 0, a saida selecionada pelas linhas A 3 , A 2 , A 1 , A 0 assume o estado de entrada E1 . No regime do decodificador (E0 =E1 = 0) o sinal ativo na saida (saida selecionada) corresponde a "0". A Figura 6.52 mostra o simbolo logico e a tabela verdade de um decodificador/demultiplexador. 56 Elementos Basicos de Circuitos Digitais
Figura 6.52: (a) Smbolo lgico de decodificador/demultiplexador. (b) Tabela verdade.

4.3. DECODIFICADORES BCD PARA DECIMAL

O mais comum dos codigos BCD ("binary-coded decimal") ou em portugues DCB (decimal codificado em

binario) e o BCD 8421, no qual cada algarismo decimal corresponde a seu equivalente binario. O nome BCD 8421 deriva do peso atribuido a cada bit de codigo; como cada bit possui um valor posicional, o codigo BCD 8421 e dito com pesos. Este codigo e tao difundido que quando dizemos apenas codigo BCD subentende-se tratar-se do BCD 8421. Por exemplo, o numero decimal 296 necessita de tres conjuntos de 4 digitos binarios (ou de tres tetradas). Isto e, 296(10) = 0010 1001 0110 (BCD) 1 ttr. 2 ttr. 3 ttr. A tabela de codigo BCD 8421 e o simbolo do decodificador BCD para decimal da serie TTL 7442 e mostrado na Figura 6.53. Entradas E0 __ E1 __ A3 A2 A1 A0 0 _ 1 _ Saidas 2 _ 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 x x x 0 0 0 0 0 0 0 x x x

x x x x x x 1 1 1 11 0 14 __ 15 __ ... ... ... ... ... ... ... ... ... ... 1 1 ... ... ... ... ... ... ... ... ... ... ... 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 11 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

1 1 1 1 1 1 (a) (b) DC/DEMUX A0 A1 A2 A3 0 _ _ 1_ 2_ 3_ 4_ 5_ 6_ 7_ 8_ 9 10 __ __ _1_1 _1_2 1__3 _1_4 15 E1 __ E0 __ & 57 Elementos Basicos de Circuitos Digitais
Figura 6.53: (a) Smbolo lgico do decodificador BCD para decimal.(b) Tabela do cdigo BCD 8421.

4.4. DECODIFICADOR BCD PARA O MOSTRADOR DE 7 SEGMENTOS.

Um dispositivo capaz de mostrara uma informacao de uma forma visivel para o ser humano denominase mostrador ou "display". Um mostrador em estado solido, no qual os segmentos obtem sua luminosidade a partir de diodos emissores de luz (LED: "light emmiting diode") e operado em baixa tensao e baixa potencia e assim podem ser alimentados diretamente de portas logicas em circuito integrado. Um mostrador LED de sete segmentos juntamente com a tabela de decodificacao de BCD para 7 segmentos e mostrado na . decimal a b c d e f g 00000001 11001111 20010100 30000110 41001100 50100100 60100000 70001111

80000000 90001100
Figura 6.54: "Display" de 7 segmentos e decodificao BCD para 7 segmentos.

A familia TTL tem CI 7447 de decodificador para 7 segmentos com saidas em coletor aberto capazes de drenar uma corrente IOL ate 40 mA. As saidas sao ativadas no estado "0" e assim este CI e adequado para controlar um "display" cujos segmentos se acendam com "0". O simbolo logico do 7447 e mostrado na Figura 6.55. LT = 0 ("Lamp test") fora todas as sadas para "0" provocando o acendimento de todos os segmentos. Quando RBI ("ripple blank input") =0 e A3A2A1A0= 0000, todas as sadas vo para "1", apagando o display, a sada RBO ("ripple blank output") vai para "0" e pode ser utilizada como RBI para o estgio anterior. RBI e RBO so utilizados para apagar os zeros no significativos de uma srie de displays DC A0 A1 A2 A3 0 _ _ 1_ 2_ 3_ 4_ 5 _ 6 _ 7_ 8_ 9 Saidas ativas decimais Entradas em BCD 0 1 2 3 4 5 6 7 9 8 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 (a) (b) a

b c d e f g 0 = segmento e aceso 1 = segmento e apagado 58 Elementos Basicos de Circuitos Digitais

Figura 6.55: Smbolo lgico de um decodificador BCD para 7 segmentos 7447.

Por conta: Sintetize as equacoes logicas na forma de soma dos produtos utilizando a tabela de decodificacao da Figura 6.55 e desenhe o circuito logico do decodificador BCD para 7 segmentos utilizando as portas logicas "NAOE".

4.5. SELETOR DE DADOS OU MULTIPLEXADOR

A funcao executada por um multiplexador e a de selecionar 1 de N fontes de entrada de dados e transmitir o dado selecionado para um unico canal de informacao. O multiplexador executa o processo inverso de um demultiplexador que possui somente uma linha dos dados na entrada e estes dados aparecem em 1 de N limas de saida. O circuito logico do multiplexador de 4 linhas para uma linha e mostrado na Figura 6.56 utilizando o simbolo logico de decodificador para melhor entender o funcionamento do circuito.
Figura 6.56: Circuito lgico do multiplexador de 4 para 1.

O simbolo logico de multiplexador de 8 para 1 e sua tabela verdade sao mostrados na Figura 6.57. DC 7447 A0 A1 A2 A3 LT RBI ___ RBO ___ 01 02 06 03 05 07 13 12 11 10 09 15 13 04 a _ _ b_ c_d _e_f_ g t
pd

= 45nS x0 1 2 1 2 3 DC 0 y x1 x2 x3 A0 A1 x
0

... x
3

sao as entradas dos dados A

0

,A
1

sao as entradas de selecao y e a unica saida 59 Elementos Basicos de Circuitos Digitais

Figura 6.57: (a) Smbolo lgico de multiplexador de 8 para 1. (b) Tabela verdade.

4.6. SOMADORES BINARIOS

Um computador digital deve conter obviamente circuitos que executarao operacoes aritmeticas, isto e, adio, subtrao, multiplicao e diviso. As operacoes basicas sao adicao e subtracao, visto que a multiplicacao e uma adicao repetitiva e a divisao e uma subtracao repetitiva. E inteiramente possivel construir um computador no qual a unica operacao aritmetica presente seja a soma devido a subtracao de numeros binarios e geralmente feita atraves da soma do complemento do subtraindo ao diminuendo.

4.6.1. SEMI-SOMADOR (HALF ADDER)

Sejam A e B dois numeros binarios de um bit que desejamos somar aritmeticamente. Ha apenas 4 possibilidades:

0 , A 0 : a soma S e igual a 0. 2. B 0 , A 1 : a soma S e igual a 1. 3. B 1 , A 0 : a soma S e igual a 1. 4. B 1 , A 1 : a soma S e igual a 0 e vai um que e chamado o bit de transporte("carry").
1. B A Figura 6.58 mostra a tabela verdade para a soma de 2 bits e o circuito logico capaz de realiza-la que se chama semi-somador. D0 MUX D1 D2 D3 D4 D5 D6 A0 A1 A2 S _ Y

D7 Selecao Strobe Saidas A2 A1 A0 S xxx 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 D0 D1 D2 D3 D4 D5 D6 D7 D0 __ D1 __ __ _D_2 _D_3 D__4 _D_5 D__6 D7 Y YY

(a) (b) 60 Elementos Basicos de Circuitos Digitais B A SP C 0 0 0 0 00 0 0 1 1 1 1 1 1 10 "SP" a sada da soma parcial e "C" a do "CARRY" o vai-um SP = B _ AVBA _ ..=A+B C=A.B equaes lgicas do funcionamento de semi-somador B A SS SP C SP = A + B (a) C = A.B (c) (b) AB
Figura 6.58: (a) Tabela-verdade com as equaes lgicas do semi-somador. (b) Circuito lgico do semisomador ("half-adder"). (c) Smbolo utilizado para o semi-somador.

4.6.2. SOMADOR COMPLETO

Quando desejamos somar numeros binarios de mais de um bit procedemos a soma bit a bit da direita para a esquerda como com numeros decimais. Em cada soma de dois bits consideramos tambem o "vai-um" proveniente da soma dos bits anteriores. Na Figura 6.59 esta ilustrada a soma de dois numeros binarios de 8 bits, mostrando de forma bem clara este processo.
Figura 6.59: Adio de 2 nmeros binrios de 8 bits.

De um modo geral, quando desejamos somar dois bits, An e Bn, quais quer de dois numeros binarios, devemos considerar o CARRY, vindo do estagio anterior (Cn-1). O resultado sera uma soma Sn. A tabela verdade deste raciocinio e apresentada na Figura 6.60.

Cn-1 B n A n S n Cn 0 0 0 0 0 00 00

0 0 1 111 1 1 1 1 1 1 1 1 1 11 1 1 0 0 0 0 0 0 000 1 11 Entradas do somador completo de um bit: Cn-1 CARRY do estgio n - 1, Bn bit de ordem n do nmero B, An bit de ordem n do nmero A. Sadas do somador completo de um bit: Sn bit de ordem n da soma, Cn CARRY do estgio n.
Figura 6.60: Tabela verdade do somador completo de 1 bit.

61 Elementos Basicos de Circuitos Digitais As equacoes logicas podem ser obtidas na forma canonica da soma dos produtos pela tabela verdade como:

S=CBACBACCBA C=CBACBACCA= =CCB

n n-1 n-1 n n n-1 n-1 n n n-1 n-1 n n-1 n-1 n-1 n-1 n nnnnn nnnnnnn nnn

BA BAB BAA
(6.1) Por conta: a partir destas equacoes, construir o circuito logico de 3 entradas e 2 saidas que se denomina somador completo ("full-adder"). As equacoes (6.1) podem ser transformadas para as seguintes:


S=CBA C=CBABA
n n-1 n n n n-1 n n n n

(6.2) A partir das equacoes logicas (6.2) podemos construir o circuito logico do somador completo utilizando os dois semi-somadores e uma porta logica "OU" como e mostrado naFigura 6.61.

B A SSSP C Bn An C n-1 C'n Gn' = B n A n S P = B n + A n S n = C n-1 + ( B n + A n ) Gn" = C n-1 ( B n + A n ) (a) (b ) Bn An C n1

S C Sn Cn B A SSSP C
Figura 6.61: (a) Somador completo consistindo em semi-somadores. (b) Smbolo lgico do somador completo ("full-adder").

Com o somador completo podemos realizar a adicao de numeros binarios de n bits. A Figura 6.62 ilustra um somador para dois numeros binarios de 4 bits.
Bn An C n-1 SC S n Cn C4 S 0S 1S 2S 3 "0" B 0A 0B 1A 1B 2A 2B 3A 3 Bn An C n-1 SC S n Cn Bn An C n-1 SC S n Cn Bn An C n-1 SC S n

Cn

Figura 6.62: Somador binrio paralelo de 4 bits com "ripple carry".

O arranjo da Figura 6.62 pode ser estendido para qualquer numero de bits. Mas a medida que o numero de estagios aumenta, cresce tambem o atraso de propagacao de C n e o tempo necessario para realizar a adicao. Existem os circuitos logicos dos somadores paralelos mais complexos. Estes circuitos ( em regra, CI's ) usam a tecnica de antecipacao do CARRY e sao conhecidos como SOMADORES COM CARRY LOOK-AHEAD.

4.7. SUBTRACAO DE NUMEROS BINARIOS

Ja foi dito acima que a subtracao de numeros binarios e geralmente feita atraves da soma do complemento do subtraindo ao diminuendo. 62 Elementos Basicos de Circuitos Digitais Define-se o complemento 2 de um numero binario de n bits como: complemento 2 = 2n - nmero ou complemento 2 = A + 1. Por exemplo, o complemento 2 de 101 e 011, de 1011 e 0101 e etc.

4.8. UNIDADE LOGICA E ARITMETICA

Unidade logica e aritmetica (ALU - Aritmetics Logic Unit) e um circuito digital combinacional capaz de realizar diversas operacoes logicas e aritmeticas com os operandos presentes nas entradas A e B. ALU e utilizado na construcao da unidade central de processamento de sistemas digitais, como computadores e controladores. A Figura 6.63 mostra o simbolo logico de CI TTL 74181 que e uma ALU de 4 bits. A pinagem da ALU 74181 e definida da seguinte maneira: S3, S2, S1, S0 entradas de controle para selecionar a funcao da ALU A0, A1, A2, A3 entradas de informacao do operando A B0, B1, B2, B3 entradas de informacao do operando B M entrada de controle para selecionar o modo de operacao da ALU CI entrada de CARRY da ALU (CARRY-IN) F3, F2, F1, F0 saidas, resultado da operacao logica ou aritmetica realizada com os operandos A e B A=B saida da igualdade dos operandos A e B CO saida de CARRY da ALU (CARRY-OUT) P, G propagacao e geracao do CARRY: saidas adicionais utilizadas na implementacao de CARRY-LOOK-AHEAD entre ALU's 63 Elementos Basicos de Circuitos Digitais
Figura 6.63: Smbolo da ALU 74181 (tpd=35 nS).

A Tabela 6.12 representa todas as operacoes logicas e aritmeticas realizadas com os operandos A, B e CI (CARRY-IN) pela ALU em dependencia dos sinais de controle S3, S2, S1, S0 e M. A AB CI
Tabela 6.12: Tabela das operaes lgicas e aritmticas da ALU 74181.

Seleo da Funo Operaes Lgicas M=1 Operaes Aritmticas S3 S2 S1 S0 M = 0 0 0 0 0 F = A F = A + CI 0 0 0 1 F = AB F = AB CI 0 0 1 0 F = AB F = AB CI 0 0 1 1 F = 0 F = CI - 1 0 1 0 0 F = AB F = A AB CI 0 1 0 1 F = B F = AB AB CI 0 1 1 0 F = F = A B 1 + CI 0 1 1 1 F = AB F = AB1 CI 1 0 0 0 F = AB F = A AB CI

1001 F= F = A + B + CI 1 0 1 0 F = B F = AB AB 1 0 1 1 F = AB F = AB 1 CI 1 1 0 0 F = 1 F = A + A + CI 1 1 0 1 F = AB F = AB A CI 1 1 1 0 F = AB F = AB A CI 1 1 1 1 F = A F = A1 CI

CI