Autor: Fermi Vzquez Villanueva.

Objetivo: Disear un demodulador de FSK utilizando un circuito integrado de lazo

de amarre de fase o PLL (Phase Locked loop).
Desarrollo: debido a su amplia utilizacin, bajo costo y fcil adquisicin el circuito
integrado que se selecciono para llevar acabo el diseo del modulador de FSK fue
el CD4046.
El desarrollo se dividi en dos partes a saber:
1. Diseo el modulador de FSK.
2. Diseo del demodulador de FSK.
El diseo de cada uno se describe a continuacin.
1. Diseo del modulador de FSK.
Para disear el modulador de FSK se pens en la utilizacin de un oscilador
controlado por tensin (VCO), y debido a que el CD4046 tiene un incluido se opto
por utilizar uno para genera la seal FSK.
Primero se seleccion la frecuencia central en KHz f 1
0
= , la cual de acuerdo a la
grafica de la relacin entrada/salida del VCO de la Figura 1, se debe obtener
cuando su entrada tiene una tensin igual a 2 /
DD
V , y con la seleccin adecuada
de R1 y C1 de las graficas de diseo del CD4046. Cabe mencionar que la grafica
de la Figura 1 es valida cuando la O = 2 R en el CD4046 (ver Figura 2).
De acuerdo a lo anterior la frecuencia FSK conmutara entre dos valores alrededor
de la frecuencia de KHz 1 cuando sea modulada por la seal digital de entrada. El
esquema elctrico final para conseguir el propsito deseado es mostrado en la
Figura 2.

Figura 1. Relacin entre la entrada de voltaje y la salida en frecuencia del VCO del CD4046
cuando la = 2 R .
COMP_IN
3
INH
5
C1
6
C2
7
Z
E
N
E
R
1
5
SIG_IN
14
R1
11
R2
12
VCO_IN
9
PH_PULSE
1
COMP1_OUT
2
COMP2_OUT
13
VCO_OUT
4
DEMO_OUT
10
V
D
D
*
1
6
V
S
S
*
8
U4
CD4046
0
0
0
100k POT
C3
0.01u
Seal FSK
Vdd =+5V
RA
10k
RB
10k
Vdd =+5V
C4
47u
Seal Moduladora
Vin = 0.4 Vp
1
0
1

Figura 2. Modulador de FSK con el CD4046.
Con base en las graficas de diseo del CD4046, en primera instancia, se
selecciono un capacitor F Co 01 . 0 = , despus de lo cual se utilizo una resistencia
variable de O k 100 en 1 R para ajustar la frecuencia central lo ms exacto a KHz 1 .
Finalmente despus del ajuste la resistencia quedo fijada en un valor de:
O = K R 1 . 59 1
Como seal moduladora se alimento una seal de AC cuadrada con un amplitud
pico de Vp uladora V 4 . 0 mod = , con una frecuencia inicial de Hz 100 , la cual simula
la seal digital. Con esta seal la frecuencia de salida del VCO conmuta entre dos
valores de frecuencia alrededor de KHz 1 , los cuales fueron aproximadamente de:
- Hz f
ico
1250
log _ 1
= cuando el voltaje de entrada del VCO, V IN VCO 9 . 2 _ = , que
corresponde con el 1 lgico de entrada digital.
- Hz f
ico
750
log _ 0
= cuando el voltaje de entrada del VCO, V IN VCO 1 . 2 _ = , que
corresponde con el 0 lgico de entrada digital.
Lo anteriormente mencionado se resume en la Tabla 1.
Nivel lgico VCO_IN VCO_OUT
0 Hz 1250 Hz 750
1 V 9 . 2 V 1 . 2
Tabla 1. Correspondencia entre la entrada digital y los valores de entrada y salida del VCO.
De la Tabla 1 se puede observar claramente la linealidad de la salida del VCO ya
que para V IN VCO 9 . 2 _ = tiene aproximadamente Hz f
ico
1250
log _ 1
= , para
V IN VCO 5 . 2 _ = una KHz f 1
0
= y finalmente para V IN VCO 1 . 2 _ = una de
Hz f
ico
750
log _ 0
= , con lo que se tiene una constante del VCO de aproximadamente:
V
Hz
V
Hz
V V
Hz Hz
K
VCO
625
4 . 0
250
5 . 2 9 . 2
1000 1250
= =

= .
2. Diseo del demodulador de FSK.
El diseo del modulador de FSK estuvo constituido de dos fases, las cuales
fueron:
a) La configuracin del PLL
b) La Adaptacin del PLL como modulador de FSK.
Cada una de las fases de diseo se describe a continuacin.
a) Configuracin del PLL
La configuracin del PLL consisti precisamente en la configuracin del CD4046
como un PLL de tal manara que pudiera seguir a la seal FSK producida por la
etapa moduladora de FSK. Por lo tanto en primera instancia la configuracin del
VCO se llevo cabo de la misma manera que el VCO utilizado en el modulador de
FSK, es decir se selecciono un frecuencia central de KHz 1 , por ende
tambin F Co 01 . 0 = con una O = K R 1 . 69 1 (cabe destacar que el valor de 1 R no fue
el mismo debido a las tolerancias propias de los capacitores utilizados).
En seguida se defini el intervalo de seguimiento del PLL el cual fue fcilmente
obtenido tomando en cuenta la grafica de diseo del CD4046 de la Figura 1 y de
las caractersticas elctricas especificadas en la hoja de datos, de acuerdo con la
cuales:
Rango de amarre =
min max
2 f f f
L
=
Donde
max
f y
min
f son las frecuencia mxima y mnima que puede arrojar el VCO
para una
0
f dada, cuando se aplican respectivamente los valores mximo y
mnimo de voltaje de entrada sin que el VCO se sature, los cuales se son
mostrados en la Tabla 2 en conjuncin con la frecuencia correspondiente. Cabe
destacar que estos valores son los obtenidos con una polarizacin de 5V.
VCO_IN VCO_OUT
V 1 Hz 62
V 4 Hz 1900
Tabla 2. Limites de operacin del VCO para el demodulador de FSK diseado.
Con lo que el rango de amarre fue de:
Hz f f f
L
1838 62 1900 2
min max
= = =
Despus se defini el rango de captura del PLL el cual se seleccion
considerando como peor caso que la seal de entrada tomara valores de
frecuencia de Hz 300 alrededor de la frecuencia central, es decir que incluyendo
los limites mximos entre los cuales conmuta le seal FSK, y que son Hz 250
alrededor de la frecuencia de KHz 1 . Con lo que el rango de captura quedo
definido en:
Hz f
C
600 2 =
Y de acuerdo a la ecuacin de diseo
1
2 1
2
t
t
t
L
C
f
f = , donde
1
t es la constante de
tiempo del filtro pas bajas, con lo que:
( ) ( )
s
f
f
C
L

t
t
t
t
t 9609 . 404
) 600 ( 2
) 1832 (
2
2
2 2
1
= = =
por lo tanto la frecuencia de corte de filtro paso bajas debe ser de
Hz f
C
013 . 393
) 10 7859 . 145 ( 2
1
6
=

t

Si
0 0 1
C R = t , con una uF C 1
0
= , O =

9609 . 404
10 1
10 9609 . 404
6
6
0
R
Adaptando el valor obtenido con un valor de resistencia comercial de O 470 ,
finalmente la frecuencia del filtro paso bajas quedo definida en:
Hz f
C
6275 . 338
) 10 1 )( 470 ( 2
1
6
=

t

Con lo que finaliza la configuracin del PLL para la aplicacin, y cuyo
conexionado en el CD4046 es mostrado en la parte izquierda de la Figura 3.
Rf 1
470
Rf 2
10k
Cf 1
1u
Cf 2
1u
OUT
7
+
2
-
3
G
1
V
+
8
V
-
4
B/S
6
B
5
U6
LM311
Vdd=+5V
0
R7
10k
COMP_IN
3
INH
5
C1
6
C2
7
Z
E
N
E
R
1
5
SIG_IN
14
R1
11
R2
12
VCO_IN
9
PH_PULSE
1
COMP1_OUT
2
COMP2_OUT
13
VCO_OUT
4
DEMO_OUT
10
V
D
D
*
1
6
V
S
S
*
8
U5
CD4046
0
0
100k1 Ro
Co 0.01u
Seal Digital
Vdd =+5V
Cin
47u
Seal FSK
Cf
1u
Rf
470

Figura 3. Demodulador de FSK con el CD4046.
La salida del VCO (VCO_OUT<4>) se conecta a una entrada del comprador de
fase digital (COMP_IN<3>) formado por una compuerta OR exclusiva, la seal
FSK es acoplada mediante un capacitor a la otra entrada del comparador
(SIG_IN<14>).
La salida del comparador digital (COMP1_OUT<2>) es alimentada al filtro paso
bajas de primer orden. La salida de este filtro es alimentada a la entrada del VCO
(VCO_IN<9>).
En el diagrama de la Figura 3 tambin se puede ver la etapa final del modulador
de FSK que se adapta al PLL para llevar acabo la desmodulacin de la seal
FSK, cuyo diseo se describe a continuacin,
b) Adaptacin del PLL como modulador de FSK.
La etapa final del demodulador esta constituida de de dos bloques mas, que se
agregan a la salida del filtro paso bajas del PLL, los cuales son una etapa de
filtrado doble y una etapa de comparacin para producir la seal digital de salida
del demodulador.
La etapa de filtrado doble esta constituida de dos filtro paso bajas.
La primera elimina los rizos de la seal de salida del filtro paso bajas del PLL, su
frecuencia de corte es la misma del filtro paso bajas del PLL. Esta primera etapa
entrega una salida que oscila entre dos valores de voltaje VC1 y VC2
correspondientes a la frecuencia alta (1) y baja (0) de la seal FSK y por lo tanto
de la seal digital. Dicha correspondencia es mostrada en la Tabla 3.
0 lgico Hz f
ico
750
log _ 0
= VC1
1 lgico Hz f
ico
1250
log _ 1
= VC2
Tabla 3. Correspondencia entre los niveles lgicos, las frecuencias FSK y voltajes de salida del
primer filtro paso bajas.
La segunda etapa de filtrado entrega un valor promedio entra los voltajes VC1 y
VC2 y cuya frecuencia de corte, definida con los valores observados en figura 3 es
de:
Hz f
C
9 . 15
) 10 1 )( 10 10 ( 2
1
6 3
=

=

t

Finalmente tanto la salida de la primera etapa de filtrado como la ultima son
alimentadas como entradas a un comparador (LM311).
La salida del segundo filtro se alimenta como seal de referencia a la entrada
negativa del comparador y la salida del primero a la entrada positiva. Con base en
lo anterior la salida del comparador conmutar de 0V (0) a 5V (1) y viceversa,
dependiendo de si el voltaje de entrada en la terminal positiva es VC1 (0) o VC2
(1) o que es lo mismo, si esta abajo o arriba de la referencia en la entrada
negativa, con lo que finalmente se demodula la seal FSK.


Pruebas.
Bajo las condiciones de diseo anteriores se prob el modulador y demodulador
de FSK.
La primer prueba fue corroborar que la seal digital de entrada del modulador se
obtuviera en la salida del demodulador, de los cual se pudo observar, que ese era
el caso, sin embargo la seal de digital de salida estaba defasada con respecto a
la seal de entrada digital.
Donde pudo observarse que dicho defasamiento dependa de varios factores los
cuales se numeran a continuacin:
1) Debido a la existencia de un pequeo defasamiento o retardo de la salida
del VCO modulador con respecto a la seal digital moduladora de entrada.
2) Debido a la propia caracterstica del VCO de mantener una diferencia de
fase acotada entra la oscilacin de entrada y la oscilacin de salida del
VCO, de tal manara que ambas oscilen a la misma frecuencia
3) Debido a la propia velocidad de respuesta del VCO ante los cambios
abruptos de frecuencia (conmutacin de 0 a 1 lgico, o de Hz 750 a
Hz 1250 ), que puede considerarse como escalones de entrada al sistema
realimentado del PLL.
4) Tambin se observo que el desfase dependa de la frecuencia de la seal
digital moduladora, como es mostrado en la Tabla 4.
Moduladora
f
Defase
Hz 150 90
Hz 8 . 466 180
Tabla 4. Defases aproximados entre la seal moduladora y la demodulada, para dos valores de
frecuencia de la seal digital moduladora.
Tambin se observo que la conforme la frecuencia de la seal digital moduladora
se acerca a la de la seal portadora el desempeo del demodulador tiene a
degradarse desenganchndose para una HZ f
Moduladora
686 = .
Comportamiento que esta ntimamente ligado con la frecuencia de corte del PLL,
por lo tanto, si el PLL se desengancha en la frecuencia de HZ 686 esta ser su
frecuencia de corte, o que es lo mismo la mxima variacin que podr tener la
frecuencia de la seal de entrada al PLL sin que la seal de salida del VCO se
distorsione. Tericamente la frecuencia de corte del PLL se puede calcula con.
A K K f
D OSC PLL
= , por lo que para el caso particular con
V Hz K
OSC
/ 625 =
rad V V Kd / 59 . 1 / 5 = = t
1 = A
Hz f
PLL
75 . 993 ) 1 )( 59 . 1 )( 625 ( = =
Que es superior a la obtenida experimentalmente, lo cual se puede deber, a que
Hz 686 es una frecuencia moduladora muy cercana a la portadora de KHz 1 , lo que
hace casi imperceptible la modulacin, y por lo tanto tambin la desmodulacin se
distorsiona.
Conclusiones: De la pruebas realizadas se comprob experimentalmente que
una vez enganchado el PLL sigue cualquier cambio en la frecuencia de entrada
siempre y cuando no supere los limites de seguimiento, adems se corroboro la
existencia del pequeo defase o defasamiento acotado entre la seal de entrada
del PLL y su la salida(VCO), de tal manera que la salida se mantiene oscilando a
la misma frecuencia de la seal de entrada, gracias al retroalimentacin existente.
Se demostr la facilidad con que puede ser implementado un demodulador de
FSK con un PLL, simplemente con agregar una etapa mas de filtrado y una final
de comparacin, adems de que el circuito resultante fue de muy bajo costo y
cuya configuracin es muy sencilla de realizar, una vez que se comprende bien el
funcionamiento del PLL.