UNIVERSIDADE FEDERAL DO PARAN

CURSO DE ENGENHARIA ELTRICA PROJETO DE CIRCUITOS INTEGRADOS DIGITAIS

PLL PHASE LOCKED LOOP

CURITIBA 2011

PEDRO NEY STROSKI POLYANA CAMARGO DE LACERDA ROMULO PRADO

PLL PHASE LOCKED LOOP

Trabalho realizado como avaliao parcial da disciplina TE130 Projeto de Circuitos Integrados Digitais, do curso de Engenharia Eltrica, do Setor de Tecnologia da UFPR. Professor: Oscar Gouveia Filho.

CURITIBA 2011

SUMRIO
1 2 INTRODUO .............................................................................................................................. 1 PLL (PHASE LOCKED LOOP) ...................................................................................................... 1 2.1 2.2 2.3 2.4 2.4 2.5 3 PFD (Phase/Frequency Detector Detector de Fase) ............................................................. 2 Charge Pump ........................................................................................................................... 2 FILTRO ..................................................................................................................................... 2 VCO (Voltage Controlled Oscillator Oscilador Controlado por Tenso) ............................... 2 VCO (Voltage Controlled Oscillator Oscilador Controlado por Tenso) ............................... 3 DIVISOR ................................................................................................................................... 3

PROJETO DO PLL ESQUEMTICOS E LAYOUTS ............................................................... 3 3.1 3.2 3.3 3.4 3.5 PFD (Phase/Frequency Detector Detector de Fase) ............................................................. 3 Charge Pump e Filtro ............................................................................................................... 5 VCO (Voltage Controlled Oscillator Oscilador Controlado por Tenso) ............................... 7 Divisor...................................................................................................................................... 9 PLL (Phase Locked Loop)........................................................................................................ 11

4 CONCLUSO ................................................................................................................................... 15 REFERNCIAS .................................................................................................................................... 16 APNDICES ......................................................................................................................................... 17 Apndice 1 Flip flop tipo D utilizado no PFD ................................................................................... 17 Apndice 2 Porta NAND utilizada no flip flop tipo D ........................................................................ 18 Apndice 3 Modelo bsico do inversor ............................................................................................... 18 Apndice 4 Simulao lgica flip flop tipo D ..................................................................................... 19

INTRODUO
O objetivo deste projeto desenvolver um PLL (phase locked loop) que possa operar

em frequncias maiores que 300 MHz. O desenvolvimento do PLL consiste no seu projeto em software (CADENCE), por meio da realizao da montagem do circuito (esquemtico) simulaes (lgica e eltrica) e desenho do layout. A tecnologia adotada neste projeto 0,35m e a biblioteca base da NCSU (North Carolina University State). O PLL um circuito que faz o sincronismo entre um sinal de referncia (entrada) e o sinal do elo de realimentao vindo do VCO (Voltage-Controlled Oscillator) que a sada do PLL, ento o sinal de entrada e o sinal vindo da realimentao passam a operar na mesma frequncia. O tempo que o PLL leva para sincronizar ambos os sinais na mesma frequncia e fase conhecido como lock time (tempo de bloqueio). O principal objetivo do PLL obter um estado de bloqueio em um tempo de bloqueio aceitvel. Devido as suas caractersticas o PLL utilizado em sistemas de comunicao e outros sistemas que necessitam de um de um circuito de recuperao de clock, multiplicador de frequncia e sincronizao de dados.

PLL (PHASE LOCKED LOOP)

A figura a seguir apresenta o diagrama de blocos do PLL, que composto por cinco

componentes: detector de fase (phase/frequency detector PFD), charge pump, filtro e o oscilador controlado por tenso (VCO) e o divisor.

Figura 1 Diagrama de blocos do PLL.

2.1 PFD (Phase/Frequency Detector Detector de Fase) O principal propsito do PFD medir a diferena de fase e frequncia entre ambos os sinais e produzir um sinal de sada proporcional a esta diferena. Visto que o objetivo do PLL assegurar que o sinal de realimentao seja igual ao sinal de referncia. O PFD comanda a operao dos outros blocos do PLL aumentando ou diminuindo a frequncia que vem do VCO. Esta forma de controle obtida atravs de uma das sadas UP ou DOWN do PFD. O sinal da sada UP faz com que o VCO aumente a frequncia e/ou fase e o sinal da sada DOWN faz o oposto. O circuito do PFD composto de dois flip-flops. The PFD composto de dois flip flops tipo D, uma porta AND e um inversor.

2.2 Charge Pump

As sadas UP ou DOWN do PFD do PFD esto amarradas ao Charge Pump, que composto de um espelho de corrente. O Charge Pump manipula a quantidade de carga dos capacitores do filtro conforme os sinal vindo das sadas UP ou DOWN do PFD do PFD. Se o sinal de referncia (entrada) do PLL est com uma frequncia maior em relao ao sinal do elo de realimentao, a sada UP do PFD faz com que o Charge Pump adicione carga nos capacitores. A situao reversa ocorre quando o sinal de referncia est com uma freqncia menor em relao ao sinal do elo de realimentao.

2.3 FILTRO O filtro do PLL um filtro passive composto de dois capacitores e um resistor. Dependo da tenso de sada do filtro que o sinal de entrada do VCO, na sada do VCO a freqncia aumenta ou diminui. A tenso de sada no filtro proporcional a carga dos capacitores. 2.4 VCO (Voltage Controlled Oscillator Oscilador Controlado por Tenso) O VCO o componente que produz a frequncia necessria na sada do PLL. Este VCO funciona basicamente como um oscilador em anel, no possui capacitores ou resistores, sendo somente composto por transistores.

2.4 VCO (Voltage Controlled Oscillator Oscilador Controlado por Tenso) O VCO o componente que produz a frequncia necessria na sada do PLL. Este VCO funciona basicamente como um oscilador em anel, no possui capacitores ou resistores, sendo somente composto por transistores.

2.5 DIVISOR O divisor faz parte do elo de realimentao do PLL, e a sua funo bsica reduzir a freqncia do VCO dentro de uma faixa de valores que podem ser comparadas com o sinal de referncia. O divisor til neste projeto pois o PLL pode operar em maiores freqncias dependendo de quanto a freqncia do elo de realimentao dividida. Neste projeto, foram utilizados flip flops tipo D para fazer o circuito do divisor. A quantidade que o divisor ir dividir depende da equao 2n = divisor por onde n representa a quantidade de flip flop a serem utilizados. Para este divisor por 4 foram foram utilizados 2 flip flop tipo D.

PROJETO DO PLL ESQUEMTICOS E LAYOUTS

3.1 PFD (Phase/Frequency Detector Detector de Fase) O circuito esquemtico do PFD mostrado abaixo:

Figura 2 Esquemtico do PFD.

Neste circuito, as sadas dos flip flop esto conectadas em uma porta AND e a sada a um inversor, ento os flip flops resetam simultaneamente quando a sada de ambos um. O circuito montado para a simulao eltrica e o resultado so apresentados nas figuras a seguir:

Figura 3 Circuito da simulao eltrica do PFD.

Figura 4 Simulao eltrica do PFD (verde = dclock, rosa = data, azul = UP, vermelho = DOWN).

O layout do PFD apresentado a seguir:

Figura 5 Layout do PFD.

3.2 Charge Pump e Filtro

O circuito esquemtico dos blocos Charge Pump + Filtro mostrado abaixo:

Figura 6 Esquemtico do Charge Pump + Filtro.

Neste circuito os capacitores foram feitos pela conexo da fonte com o dreno e com subtrato. O layout mostrado na prxima figura:

Figura 7 Layout do Charge Pump + Filtro.

Os dois capacitores deste layout so os dois quadros vermelhos, o resistor a linha laranja e o circuito menor o Charge Pump.

Figura 7 Detalhe do layout do Charge Pump.

3.3 VCO (Voltage Controlled Oscillator Oscilador Controlado por Tenso)

O circuito esquemtico do VCO mostrado a seguir:

Figura 8 Esquemtico do VCO.

O circuito do VCO recebe o sinal da sada do filtro e tambm um sinal de SET que vem do divisor. um circuito constitudo somente de transistores e os quatro ltimos transistores formam um buffer. O circuito montado para a simulao eltrica mostrado a seguir:

Figura 9 Circuito da simulao eltrica do VCO.

O layout do VCO mostrado na prxima figura:

Figura 10 Layout do VCO.

3.4 Divisor

O circuito esquemtico do Divisor mostrado a seguir:

Figura 11 Esquemtico do Divisor.

O circuito esquemtico do Divisor tem uma entrada que recebe o sinal do VCO uma outra de reset e a sua sada vai para uma das entradas do PFD fechando o elo de realimentao. O circuito montado para a simulao eltrica e o resultado so mostrados a seguir:

Figura 12 Circuito da simulao eltrica do Divisor.

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Figura 13 Simulao eltrica do Divisor.

O layout do Divisor mostrado na prxima figura:

Figura 14 Layout do Divisor.

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3.5 PLL (Phase Locked Loop)

O circuito esquemtico do PLL mostrado a seguir:

Figura 15 Esquemtico do PLL.

O circuito montado para a simulao eltrica e os resultados so mostrados a seguir:

Figura 16 Circuito da simulao eltrica do PLL.

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Figura 17 Simulao eltrica do PLL (rosa = data, vermelho = reset, rosa claro = VCO in, laranja = VCO out, verde = sada div4, azul = UP, roxo = DOWN).

Figura 18 Simulao eltrica do PLL resposta do PLL para freqncia de 416,8 MHz na sada do VCO.

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Figura 19 Simulao eltrica do PLL resposta do PLL para freqncia de 434,8 MHz na sada do VCO.

O layout do PLL mostrado na prxima figura:

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Aps o projeto dos circuitos e dos layouts de todos os blocos que fazem parte do PLL, as seguintes especificaes foram determinadas: - Fmx = 434,8 MHz (medida na sada do VCO); - Fmx = 416,8 MHz (medida na sada do VCO); - Vmx = 1,85 V (medida na entrada do VCO); - Vmx = 1,67 V (medida na entrada do VCO); - Vest = 1,70 V (medida na entrada do VCO tenso estabilizada); - rea ocupada pelo circuito = 52961,79 m2; - Total de transistores = 171

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4 CONCLUSO
A partir dos resultados obtidos nas simulaes eltricas dos blocos que formam o PLL, bem como os parmetros de operao que foram obtidos, verifica-se que: - O circuito do PLL necessita de ajustes para operar de modo satisfatrio, devido instabilidade em manter o sinal do elo de realimentao em fase como o sinal de entrada; - H necessidade de ser definida previamente uma faixa de freqncias para a operao do PLL para redefinir o filtro do mesmo, e tambm aumentar o buffer de sada do VCO; - Durante o desenvolvimento do projeto houve dificuldades em implementar alguns blocos e realizar as simulaes lgicas; No entanto, este projeto, apesar das dificuldades, proporcionou um aprendizado importante em relao ao uso do software, formas diferentes de projetar circuitos entre outros, que contribuem na continuidade do desenvolvimento de novos projetos na rea de circuitos integrados.

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REFERNCIAS
PHASE-LOCKED LOOP DESIGN. Disponvel em: http://www.engr.sjsu.edu/~dparent/ICGROUP/pll2.pdf . Notas de aula. Disponvel em: http://www.eletrica.ufpr.br/ogouveia/te130/aulas.html

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APNDICES Apndice 1 Flip flop tipo D utilizado no PFD

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Apndice 2 Porta NAND utilizada no flip flop tipo D

Apndice 3 Modelo bsico do inversor

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Apndice 4 Simulao lgica flip flop tipo D