Electrnica III

2011/2012
FCT
Prof. Dr. Jos Bastos

Projecto 1
Simulao e Layout de um circuito
lgico usando lgica complementar

Andr Cardoso n40648 MIEET

Electrnica III - 2010/2011

1 Projecto

ndice de Contedos
Sntese Terica........................................................................................................................3
CMOS......................................................................................................................................3
Tecnologia Orbit CN20...........................................................................................................4
Objectivos................................................................................................................................4
Desenvolvimento do Projecto..................................................................................................5
Tabela de Verdade..................................................................................................................5
Mapas de Karnaugh................................................................................................................5
Tabela Geral............................................................................................................................7
Circuitos associados a cada sada...........................................................................................8
Inversor....................................................................................................................................8
Circuito O4............................................................................................................................10
Simulao do circuito O4......................................................................................................10
Circuito O3............................................................................................................................11
Simulao do circuito O3......................................................................................................11
Circuito O2............................................................................................................................12
Simulao do circuito O2......................................................................................................12
Circuito O1............................................................................................................................13
Simulao do circuito O1......................................................................................................13
Circuito O0............................................................................................................................14
Simulao do circuito O0......................................................................................................14
Medio dos tempos de propagao (tpLH e tpHL)..............................................................16
tpLH e tpHL para a saida O4...............................................................................................16
tpLH e tpHL para a saida O3...............................................................................................17
tpLH e tpHL para a saida O2...............................................................................................18
tpLH e tpHL para a saida O1...............................................................................................20
tpLH e tpHL para a saida O0...............................................................................................21
Calculos dos tpLH e tpHL tericos.........................................................................................22
O4 tpLH e tpHL.................................................................................................................22
O3 tpLH e tpHL.................................................................................................................23
O2 tpLH e tpHL.................................................................................................................23
O1 tpLH e tpHL.................................................................................................................24
O0 tpLH e tpHL.................................................................................................................24
Tabela geral de comparao dos tempos de propagao:....................................................25
Layout das sadas em LASI....................................................................................................26
Concluso..............................................................................................................................28

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1 Projecto

ndice de Figuras
Illustration 1: NAND de duas entradas....................................................................................3
Illustration 2: Circuito Inversor................................................................................................8
Illustration 3: Circuito O4......................................................................................................10
Illustration 4: Simulao do circuito O4................................................................................10
Illustration 5: Circuito O3......................................................................................................11
Illustration 6: Simulao do circuito O3................................................................................11
Illustration 7: Simulao do circuito O2................................................................................12
Illustration 8: Circuito O1......................................................................................................13
Illustration 9: Simulao do circuito O1................................................................................13
Illustration 10: Circuito O0....................................................................................................14
Illustration 11: Simulao do circuito O0..............................................................................14
Illustration 12: tpLH para a sada O4....................................................................................16
Illustration 13: tpHL para a sada O4....................................................................................16
Illustration 14: tpLH para a sada O3....................................................................................17
Illustration 15: tpHL para a sada O3....................................................................................17
Illustration 16: tpLH para a sada O2....................................................................................18
Illustration 17: tpHL para a sada O2....................................................................................19
Illustration 18: tpLH para a sada O1....................................................................................20
Illustration 19: tpHL para a sada O1....................................................................................20
Illustration 20: tpLH para a sada O0....................................................................................21
Illustration 21: tpHL para a sada O0....................................................................................21
Illustration 22: Layout em LASI da sada O3.........................................................................26
Illustration 23: Layout em LASI da sada O1.........................................................................26
Illustration 24: Layout em LASI da sada O0.........................................................................27

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1 Projecto

Sntese Terica

CMOS

CMOS uma sigla para complementary metal-oxide-semiconductor. um tipo de tecnologia

empregue no fabrico de circuitos integrados.O Complementary vem do facto de que esta
tecnologia utiliza dois tipos de transistores MOSFET, o NMOS e o PMOS. Estes transistores
complementam-se um ao outro.

Illustration 1: NAND de duas

entradas
Esta tecnologia usada hoje em dia em larga escala na produo de circuitos integrados,
as grandes vantagens desta tecnologia so os baixos consumos de energia(que conduz a
uma baixa dissipao de calor) e a possibilidade de alta densidade de integrao em
circuitos, comparativamente com outras tecnologias como a TTL (que usa transistores
bipolares).

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1 Projecto

Tecnologia Orbit CN20

A tecnologia que vamos utilizar para construir os circuitos chamada Orbit CN20, e
constituida por um conjunto de regras muito especficas para o layout do circuito.
Este conjunto de regras pode ser encontrado com mais detalhe na literatura, sendo que s
vou evidenciar algumas das regras mais importantes, como por exemplo o facto de todas
as medidas serem em microns(u).A partir daqui todas as outras regras esto relacionadas,
por exemplo, a largura minima da regio N-Well so 3 microns e a separao minima entre
regies N-Wells de 9 microns.Os contactos devem ser feitos com uma largura minima de
2 microns e as camadas de polisilicio(que formam os gates) devem ter uma largura e
espaamento entre elas de tambm 2 microns razo para qual este tecnologia tambm
ser conhecida por Orbit 2 micron process.

Objectivos

O objectivo principal do projecto desenhar um circuito em PSPICE que funcione

mxima frequncia de operao possivel, ou seja tentando minimizar os tempo de
propagao das portas. Vai tambm ser muito importante dimensionar bem os transistores
para que os tempos de propagao sejam os esperados.O objectivo secundrio deste
projecto desenhar o layout das sadas em LASI com a menor rea possvel.

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1 Projecto

Desenvolvimento do Projecto

Tabela de Verdade

Esta tabela de verdade foi construida com base no Output fornecido pelo professor. Como
possivel ver esta tabela composta por 3 entradas {I2, I1, I0} e 5 sadas {O4, O3, O2,
O1, O0}
I2 I1 I0 O4 O3 O2 O1 O0
0

0 0 0

0 1 1

1 0 0

1 1 0

0 0 1

0 1 0

1 0 0

1 1 0

Tabela 1 Tabela de Verdade das sadas em relao s entradas

Mapas de Karnaugh

Os mapas de karnaugh so a forma mais simples de simplificar expresses booleanas, e

sero eles que vo ser usados para as nossas sadas.

O4 = I0.I1.I2 + I0.I1.I2

Tabela 2 Mapa de Karnaugh da sada O4

5

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1 Projecto

O3 = I0.I1

Tabela 3 - Mapa de Karnaugh da sada O3

O2 = I0.I2 + I0.I1 + I0.I1.I2

Tabela 4 - Mapa de Karnaugh da sada O2

O1 = I1.I2 + I0.I1

Tabela 5 - Mapa de Karnaugh da sada O1

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1 Projecto

O0 = I0.I1 + I0.I1 + I1.I2

Tabela 6 - Mapa de Karnaugh da sada O0

Tabela Geral das expresses boleanas

Sada

Expresso Mnima PDN

PUN

Var. CMOS*

O4

I0.I1.I2 + I0.I1.I2

(I0+I1+I2).(I0+I1+I2)

I0.I1.I2 + I0.I1.I2

I0,I0,I1,I2,I2

O3

I0.I1

(I0+I1)

I0.I1

I0,I1

O2

I0.I2 + I0.I1 + I0.I1.I2 (I0+I2).(I0+I1).(I0+I1+I2) I0.I2 + I0.I1 + I0.I1.I2

I0,I0,I1,I1,I2,I2

O1

I1.I2 + I0.I1

(I1+I2).(I0+I1)

I1.I2 + I0.I1

I0,I1,I2

O0

I0.I1 + I0.I1 + I1.I2

(I0+I1).(I0+I1).(I1+I2)

I0.I1 + I0.I1 + I1.I2

I0,I0,I1,I1,I2

Tabela 7 Resumo das funes lgicas para implementar nos circuitos

* Variveis de entrada para o circuito CMOS

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1 Projecto

Circuitos associados a cada sada

Nesta seco apresentarei o circuito e a respectiva simulao, para ser possivel
comparar a sada com o circuito montado.
Ao analisar o output gerado no ultimo subgrfico, possivel comparar com os dados da
tabela de verdade e verificar que os circuitos se encontram bem montados e que esto a
fazer a sua respectiva funo lgica.
O Circuito abaixo o inversor que foi usado nos circuitos seguintes {O4, O3, O2, O1;
O1} quando necessrio uma entrada negada.
Inversor

Illustration 2: Circuito Inversor

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1 Projecto

Circuito O4

Illustration 3: Circuito O4

Simulao do circuito O4

Illustration 4: Simulao do circuito O4

9

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1 Projecto

Circuito O3

Illustration 5: Circuito O3

Simulao do circuito O3

Illustration 6: Simulao do circuito O3

10

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1 Projecto

Circuito O2

Simulao do circuito O2

Illustration 7: Simulao do circuito O2

11

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1 Projecto

Circuito O1

Illustration 8: Circuito O1

Simulao do circuito O1

Illustration 9: Simulao do circuito O1

12

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1 Projecto

Circuito O0

Illustration 10: Circuito O0

Simulao do circuito O0

Illustration 11: Simulao do circuito O0

13

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1 Projecto

As Configuraes usadas na fonte geradora de pulsos so as seguintes:

V1

V2

TD

TR

TF

PW

PER

VI0

10ns

0.1ns

0.1ns

10ns

20ns

VI1

20ns

0.1ns

0.1ns

20ns

40ns

VI2

40ns

0.1ns

0.1ns

40ns

80ns

Tabela 8 Tabela com as configuraes dos VPulses

14

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1 Projecto

Medio dos tempos de propagao (tpLH e tpHL)

O tempo de propagao de uma porta lgica indica o tempo que uma variao de
valor lgico numa das suas entradas demora a fazer efeito na sada.
Ento para as medies verifiquei sempre qual era a entrada imediatamente antes que
estava a provocar a subida na sada(ou descida). Para isso sempre que, por exemplo,
estava a medir um tempo de propagao LOW-HIGH , tinha que ver qual era a descida que
estava a influenciar esta subida, de tal forma que por vezes nos grfico se encontrem as
fontes inversoras.
As janelas de observao tambm foram ajustadas para encontrar o ponto mais
prximo de VDD/2, neste caso 2,5 V. Porque esta a tenso de comutao.
tpLH e tpHL para a saida O4

Illustration 12: tpLH para a sada O4

Illustration 13: tpHL para a sada O4

15

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1 Projecto

tpLH e tpHL para a saida O3

Illustration 14: tpLH para a sada O3

Illustration 15: tpHL para a sada O3

16

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1 Projecto

tpLH e tpHL para a saida O2

Illustration 16: tpLH para a sada O2

Illustration 17: tpHL para a sada O2

Nota: Este foi o tempo de propagao que mais se distancia do seu tempo de propagao
de LOW para HIGH, tal poder ser devido ao circuito no ser simples, e ter alguma
assimetria.

17

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1 Projecto

tpLH e tpHL para a saida O1

Illustration 18: tpLH para a sada O1

Illustration 19: tpHL para a sada O1

18

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1 Projecto

tpLH e tpHL para a saida O0

Illustration 20: tpLH para a sada O0

Illustration 21: tpHL para a sada O0

19

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1 Projecto

Calculos dos tpLH e tpHL tericos

kp = Cox = 4.5494 105 (V )1
W NMOSmin = 6 106 m
L NMOSmin = 2 106 m
Vt NMOS = 0.8756 V
Vt PMOS = 0.8889 V
Cj P MOS = 3.2456 104 F
Cj N MOS = 1.0375 104 F
LDE = 7 106 m
VDD = 5V
Clculo de RNMOS e RPMOS que depois ser sempre igual
1
1
RNMOS=
=
W
6106
5
[4.5495105( )(VDDVt )]
[4.549410
(
)(50.8756)]
L
2106
= 1.776510 3
1
1
RPMOS=
=
W
6106
5
[4.5495105( )(VDDVt )]
[4.549410 (
)(50.8889)]
L
2106
= 1.782710 3
*Vt considerado em mdulo.
Agora que j se descobriu o valor das resistncias j se pode avanar para o clculo dos
tempos de propagao em worst case
tpLH =0.7RPMOS CLOAD
tpLH =0.7RPMOS [CJPMOSLDE W PMOS+CJNMOSLDE W NMOS]
tpHL=0.7RNMOSCLOAD
tpHL=0.7RNMOS[CJPMOSLDE W PMOS+CJNMOSLDE W NMOS]

O4 tpLH e tpHL

tpLH =0.7RPMOS [3.245610 .710 .( W PMOS)+1.037510 .710 .( W NMOS)]

9
10
tpLH =0.7RPMOS [2.2719210 . W PMOS+7.262510 . W NMOS]
3
9
10
tpLH =0.71.782710 [2.2719210 . W PMOS+7.262510 . W NMOS]
tpLH =0.71.7827103 [2.27192109 .(108w)+7.26251010 .(36w )]
3
9
6
10
6
tpLH =0.71.782710 [2.2719210 .(10810 )+7.262510 .(3610 )]
4

20

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1 Projecto

15

15

tpLH =0.71.782710 [245.3673610 +26.14510

tpLH =0.71.7827103 [271.512361015 ]
12
tpLH =338.8210

tpHL=0.7RNMOS[3.245610 . 710 .( W PMOS )+1.037510 . 710 .( W NMOS)]

tpHL=0.7RNMOS[2.27192109 . W PMOS+7.26251010 . W NMOS]
3
15
tpHL=0.71.776510 [271.5123610 ]
12
tpHL=337.6410
4

Como o CLOAD s se calcula uma vez, quando se faz o tpHL basta apenas alterar a
resistencia RPMOS para RNMOS. O que torna as contas mais rpidas.

O3 tpLH e tpHL

tpLH =0.71.7827103 [2.27192109 .(36w)+7.26251010 .(12w)]

3
9
6
10
6
tpLH =0.71.782710 [2.2719210 .(3610 )+7.262510 .(1210 )]
tpLH =0.71.7827103 [81.789121015+8.7151015]
3
15
tpLH =0.71.782710 [90.5041210 ]
12
tpLH =112.9410
tpHL=0.71.7765103[90.504121015 ]
tpHL=112.551012

O2 tpLH e tpHL
3

10

tpLH =0.71.782710 [2.2719210 .(126w )+7.262510 .(36w )]

tpLH =0.71.7827103 [2.27192109 .(126106 )+7.26251010 .(36106 )]
tpLH =0.71.7827103 [286.261921015+26.1451015 ]
3
15
tpLH =0.71.782710 [312.4069210 ]
12
tpLH =389.8510

tpHL=0.71.7765103[312.406921015 ]
tpHL=388.491012

21

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1 Projecto

O1 tpLH e tpHL
3

10

tpLH =0.71.782710 [2.2719210 .(72w )+7.262510 .(24w)]

tpLH =0.71.7827103 [2.27192109 .(72106)+7.26251010 .(24106 )]
tpLH =0.71.7827103 [163.578241015+17.431015]
tpLH =0.71.7827103 [181.008241015 ]
tpLH =225.881012

tpHL=0.71.7765103[181.008241015 ]
12
tpHL=225.0110
O0 tpLH e tpHL

tpLH =0.71.7827103 [2.27192109 .(108w )+7.26251010 .(36w)]

3
9
6
10
6
tpLH =0.71.782710 [2.2719210 .(10810 )+7.262510 .(3610 )]
tpLH =0.71.7827103 [245.367361015+26.1451015]
3
15
tpLH =0.71.782710 [271.5123610 ]
tpLH =338.821012
tpHL=0.71.7765103[271.512361015 ]
tpHL=337.641012
Os valores dos w que foram tidos em conta foram aqueles que estavam em contacto
directo com a sada, os outros desprezaram-se. Para o clculo dos tempo apenas se tinha
que somar todos os w que influenciavam.

22

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1 Projecto

Tabela geral de comparao dos tempos de

propagao:

Tericos

Medidos

tpLH

tpHL

tpLH

tpHL

O4

338.82p

337.64p

590.19p

932.20p

O3

112.94p

112.55p

339.97p

468.52p

O2

389.85p

388.49p

549.28p

1.27n

O1

225.88p

225.01p

762.71p

331.32p

O0

338.82p

337.64p

788.47p

870.01p

Tabela 9 Tabela resumo dos tempos de propagao tericos e medidos.

Nota: Valores arredondados a duas casas dcimais.
Nota 2: Valores em picmetros (10-12 = p)

23

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1 Projecto

Layout das sadas em LASI

Illustration 22: Layout em LASI da

sada O3

Illustration 23: Layout em LASI da sada O1

Sada O3 com a active layer do PMOS a 36u Sada O1 com a active layer do PMOS a 36u e
e a active layer do NMOS a 6u, tal como no a active layer do NMOS a 12u, tal como no
circuito Spice.
circuito Spice.

24

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1 Projecto

Illustration 24: Layout em LASI da sada O0

Sada O0 com a active layer do PMOS a 36u e a active layer do NMOS a 18u, tal como no
circuito Spice.

25

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1 Projecto

Concluso
Podemos concluir que, como se esperava, os valores tericos dispersam-se um
pouco dos valores do SPICE, mas no muito, pois continuam a andar na mesma ordem de
grandeza(o picmetro).E em como qualquer experiencia os valores variam sempre.
Em relao ao clculo tericos dos tempos de propagao, tenho a dizer que os achei
muito baixos, mesmo sendo em worst case. O mais lento no passa os 400p o que
bastante bom.
Em relao aos valores medidos podemos tecer mais alguns comentrios. Em
primeiro podemos dizer que os valores foram diferente mais no muito, e acertaram todos
na mesmo ordem de grandeza, o que mostra que est tudo a bater certo. Depois em
relao ao seu dimensionamento tambm podemos dizer que est na medida certa de
acordo com a sua posio(obedecendo as regras de dimensionamento de transistores
NMOS e PMOS). Podemos apontar onde houve as falhas se nos inclinar-mos para os
inversores, pois ao os usarmos, como se tivessemos a adicionar o seu tempo de
propagao(que tambm o tem). Mas tambm no havia necessidade de usar fontes
geradoras de pulsos invertidas, pois os meus graficos no possuiam glitches que
passavam os 2,5 v para serem considerados 1(binrio). Mas com isto j percebemos que
no podemos desprezar o inversor, como fizemos, porque de certa forma ele tem a sua
influencia nos valores medidos dos tpLH e tpHL.
Se quisemos esmiuar mais o porqu dos resultados no serem mais certos ainda
podiamos analisar se as entradas negadas estavam perto da sada, porque isso tambm
pode ter alguma influncia, porque afinal de contas estamos a lidar com valores muito
pequenos e todos os detalhes contam.
Um resultado prtico que tambm est um pouco fora de contexto foi a medio de O2(o
tpHL) que est algo desfasado do tpLH, isso pode ser devido ao que j foi falado
anteriormente, mas tambm pode ser devido complexidade do circuito ou mesmo da sua
assimetria, pois nesta tecnologia a simetria a base da velocidade(tal como as dimenses
dos transistores).

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1 Projecto

Bibliografia
Livros/Sebentas
Apontamentos do Prof. Jos Bastos , http://intranet.deei.fct.ualg.pt/Electronica_III/;
Apontamentos das aulas, da minha autoria.
Web Links
CMOS Design Rules, S. Tewksbury, http://stewks.ece.stevens-tech.edu/CpE690Notes/Notes-LASI-Design/LASI-SKT/DesignRules/designrulesTewks.doc

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