Material De Apoio De

Circuitos Combinacionais e

nica Digital Eletro

2012

Sum ario
1 1.1 1.2 1.3 1.4 1.5 2 2.1 2.2 Sistema decimal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . N umeros bin arios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.2.1 Convers ao de n umeros bin arios em decimais . . . . . . . . . . . . 2.2.2 Convers ao de n umeros decimais em bin arios . . . . . . . . . . . . N umeros hexadecimais . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.3.1 Convers ao de n umeros hexadecimais em decimais . . . . . . . . . 2.3.2 Convers ao de n umeros decimais em hexadecimais . . . . . . . . . Complemento de 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.4.1 Convers ao de n umero decimal negativo em complemento de 2 . . 2.4.2 Convers ao de n umero em complemento de 2 com bit de sinal 1 para decimal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Soma e subtra ca o em complemento de 2 . . . . . . . . . . . . . . . . . . C odigo BCD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.6.1 Convers ao de n umero decimal inteiro em BCD . . . . . . . . . . . 2.6.2 Convers ao de n umero decimal fracion ario em BCD . . . . . . . . 2.6.3 Convers ao de n umero BCD inteiro em decimal . . . . . . . . . . . 2.6.4 Convers ao de n umero BCD fracion ario em decimal . . . . . . . . 2.6.5 Convers ao de n umero BCD em bin ario . . . . . . . . . . . . . . . 2.6.6 Convers ao de n umero bin ario em BCD . . . . . . . . . . . . . . . Exerc cios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Introdu c ao . . . . . . . . . . . . 1.1.1 Diferen cas entre sistemas Chave el etrica . . . . . . . . . . Sistema de numera ca o bin ario . Vantagens do sistema digital . . Limita c oes do sistema digital . . . . . . . . . . . . . . . . . . . digitais e sistemas anal ogicos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1 1 4 5 6 7 8 8 9 10 11 14 15 17 20 21 22 23 25 25 26 26 26 27 27 29

2.3

2.4

2.5 2.6

2.7

 SUMARIO 3 3.1 3.2 3.3 3.4 3.5 3.6 3.7 3.8 3.9 3.10 3.11 3.12 3.13 4 4.1 Algebra de Boole . . . . . . . . . 4.1.1 Identidades . . . . . . . . 4.1.2 Propriedades . . . . . . . Teoremas de De Morgan . . . . . 4.2.1 Primeiro teorema . . . . . 4.2.2 Segundo teorema . . . . . Identidades auxiliares . . . . . . . Simplica c ao de express oes . . . . Universalidade das portas NAND Universalidade das portas NOR . Exerc cios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Portas l ogicas . . . . . . . . . . . Porta E - AND . . . . . . . . . . Porta OU - OR . . . . . . . . . . - NOT . . . . . . . . Porta NAO E - NE - NAND . . . Porta NAO OU - NOU - NOR . . Porta NAO Porta Ou-Exclusivo - XOR . . . . Porta N ao-Ou-Exclusivo - XNOR Circuito para detectar a igualdade Combina c oes de portas l ogicas . . Somas de produtos - mintermos . Produtos de somas - maxtermos . Exerc cios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . de dois n umeros bin arios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

ii 31 31 31 33 35 37 38 39 40 41 42 45 47 48 50 50 50 50 51 51 52 52 54 59 60 61 63 63 65 68 71 75 75 75 76 76 77

4.2

4.3 4.4 4.5 4.6 4.7 5 5.1 5.2 5.3 5.4 6 6.1

Mapas de Karnaugh de 2 vari aveis . . Mapas de Karnaugh de 3 vari aveis . . Mapas de Karnaugh de 4 vari aveis . . Diagramas com condi co es irrelevantes

. . . . . . . . . . . . . . . . . . . . . (dont care)

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Codica c ao . 6.1.1 C odigo 6.1.2 C odigo 6.1.3 C odigo 6.1.4 C odigo

. . . . . . . . . . . . . . . de Gray . . . . . . . . . . BCD 8421 - Binary Coded Excesso de 3 . . . . . . . Johnson . . . . . . . . . .

. . . . . . . . . . Decimal . . . . . . . . . .

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 SUMARIO 6.1.5 C odigo 9876543210 . . . . . . . . . . . . . . . . . . . . Codicadores e decodicadores . . . . . . . . . . . . . . . . . 6.2.1 Etapas de projeto . . . . . . . . . . . . . . . . . . . . . Decodicador bin ario para decimal . . . . . . . . . . . . . . . Decodicadores de circuitos integrados . . . . . . . . . . . . . 6.4.1 Decodicador 74ALS138 . . . . . . . . . . . . . . . . . 6.4.2 Expans ao de decodicadores . . . . . . . . . . . . . . . 6.4.3 Decodicador BCD para decimal . . . . . . . . . . . . Projeto de decodicador com sa da em display de 7 segmentos Exerc cios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Exerc cios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

iii 77 78 78 79 80 80 80 81 82 85 93 94 94 95 96 97 98 99 100 102 103 104 105 106 107 107 107 108 109 110 111

6.2 6.3 6.4

6.5 6.6 6.7 7 7.1 7.2 7.3

7.4

7.5

7.6 7.7 8 8.1

Produtos can onicos . . . . . . . . . . . . . . . . Multiplexadores e demultiplexadores . . . . . . Multiplexadores . . . . . . . . . . . . . . . . . . 7.3.1 Multiplexador com 2 entradas . . . . . . 7.3.2 Multiplexador com 4 entradas . . . . . . 7.3.3 Esquema geral de um multiplexador . . . 7.3.4 Expans ao de multiplexadores . . . . . . Demultiplexadores . . . . . . . . . . . . . . . . 7.4.1 Demultiplexador com 2 entradas . . . . . 7.4.2 Demultiplexador com 4 sa das . . . . . . 7.4.3 Esquema geral de um demultiplexador . 7.4.4 Expans ao de demultiplexadores . . . . . Transmiss ao de dados . . . . . . . . . . . . . . . 7.5.1 Transmiss ao s erie . . . . . . . . . . . . . 7.5.2 Transmiss ao paralela . . . . . . . . . . . 7.5.3 Circuito gerador de paridade . . . . . . . 7.5.4 Circuito vericador de paridade . . . . . Esquema de uma transmiss ao de 3 bits de dados Exerc cios . . . . . . . . . . . . . . . . . . . . .

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8.2

Soma bin aria . . . . . . . 8.1.1 Meio somador . . . 8.1.2 Somador completo 8.1.3 Somador de 4 bits . 8.1.4 Somador de n bits Exerc cios . . . . . . . . .

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112 . 112 . 112 . 113 . 116 . 118 . 119

 SUMARIO 9 9.1 Subtra c ao bin aria . . . . . 9.1.1 Meio subtrator . . 9.1.2 Subtrator completo 9.1.3 Subtrator de n bits Exerc cios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

iv 120 . 120 . 120 . 122 . 125 . 127 128 . 128 . 130 . 132 . 135 . 136 . 137 . 138 . 139 . 140 . 141 . 141 . 143 . 143 . 143 . 143 . 144 . 144 . 145 . 145 . 145 . 145 . 145 146 . 146 . 149 . 150 . 153 . 154 . 155 . 158 . 160

9.2 10

10.1 Organiza ca o b asica de um computador . . . . . . . . . . . . . 10.2 Unidade l ogica . . . . . . . . . . . . . . . . . . . . . . . . . . 10.3 Unidade aritm etica . . . . . . . . . . . . . . . . . . . . . . . . 10.4 ULA - Unidade L ogica e Aritm etica . . . . . . . . . . . . . . . 10.5 Exerc cios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.6 ULA 74LS382 (TTL) e 74HC382 (CMOS) . . . . . . . . . . . 10.7 Expans ao da ULA . . . . . . . . . . . . . . . . . . . . . . . . 10.8 Comparador de Magnitude . . . . . . . . . . . . . . . . . . . . 10.9 Aplica ca o em sistemas de controle . . . . . . . . . . . . . . . . 10.10Circuitos tristate . . . . . . . . . . . . . . . . . . . . . . . . . 10.10.1 Buers tristate . . . . . . . . . . . . . . . . . . . . . . 10.11Falhas internas dos circuitos integrados . . . . . . . . . . . . . 10.11.1 Mau funcionamento do CI . . . . . . . . . . . . . . . . 10.11.2 Entradas internas em curto circuito com terra ou fonte 10.11.3 Sa das internas em curto circuito com terra ou fonte . . 10.11.4 Circuito aberto nas entradas ou sa das . . . . . . . . . 10.11.5 Curto circuito entre dois pinos . . . . . . . . . . . . . . 10.12Falhas externas . . . . . . . . . . . . . . . . . . . . . . . . . . 10.12.1 Circuitos abertos . . . . . . . . . . . . . . . . . . . . . 10.12.2 Curto circuitos . . . . . . . . . . . . . . . . . . . . . . 10.12.3 Falha na fonte de alimenta ca o . . . . . . . . . . . . . . 10.12.4 Carregamento da sa da . . . . . . . . . . . . . . . . . . 11 11.1 11.2 11.3 11.4 11.5 11.6 11.7 11.8 Flip-op RS b asico - latch com portas NAND . Flip-op RS b asico - latch com portas NOR . . Flip-op RS com entrada clock . . . . . . . . . Flip-op tipo D sens vel a n vel . . . . . . . . . Exerc cios . . . . . . . . . . . . . . . . . . . . . Flip-op tipo D mestre-escravo sens vel ` a borda Flip-op JK sens vel a n vel . . . . . . . . . . . Flip-op JK mestre-escravo sens vel ` a borda . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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 SUMARIO

11.9 Flip-op tipo D constru do a partir de um JK . . . . . . . . . . . . . . . . 163 11.10Flip-op tipo T - Toggle . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163 11.11Exerc cios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164 12 12.1 Registradores de deslocamento . . . . . . . . . . . . . . . 12.1.1 Entrada de dados em s erie e sa da em paralelo . . 12.1.2 Entrada de dados em s erie e sa da em s erie . . . . 12.1.3 Entrada de dados em paralelo e sa da em s erie . . 12.1.4 Entrada de dados em paralelo e sa da em paralelo 13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165 . 165 . 165 . 168 . 168 . 169

170 13.1 Multiplica ca o bin aria . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170 13.2 Multiplicador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171 177 . 177 . 177 . 180 . 181 . 182 . 183 . 183 . 184 . 186 . 187 . 189 . 190 . 191 . 192 . 194 . 196 197 . 197 . 198 . 198 . 199 . 201 . 202

14 14.1 Contadores . . . . . . . . . . . . . . . . . . . . . 14.2 Contadores ass ncronos . . . . . . . . . . . . . . . 14.3 Contadores diversos . . . . . . . . . . . . . . . . . 14.4 Contador de d ecadas . . . . . . . . . . . . . . . . 14.5 Contador ass ncrono de um n umero qualquer . . . 14.6 Contador ass ncrono com ip-ops do tipo D . . . 14.7 Exerc cios . . . . . . . . . . . . . . . . . . . . . . 14.8 Contador ass ncrono decrescente . . . . . . . . . . 14.9 Contador ass ncrono crescente ou decrescente . . . 14.10Contadores s ncronos . . . . . . . . . . . . . . . . 14.10.1 Projeto de um contador s ncrono de 0 a 7 14.11Exerc cio . . . . . . . . . . . . . . . . . . . . . . . 14.12Contador s ncrono de uma seq u encia qualquer . . 14.13Exemplo de projeto . . . . . . . . . . . . . . . . . 14.14Contador de anel . . . . . . . . . . . . . . . . . . 14.15Exerc cios . . . . . . . . . . . . . . . . . . . . . . 15 15.1 Interface com vari aveis anal ogicas . . . . . . . . . . . . . . 15.2 Conversor Digital-Anal ogico D/A . . . . . . . . . . . . . . 15.2.1 Fundo de escala . . . . . . . . . . . . . . . . . . . . 15.2.2 Resolu ca o . . . . . . . . . . . . . . . . . . . . . . . 15.2.3 Conversor D/A com amplicador operacional . . . 15.2.4 Conversor D/A com amplicador operacional e rede . . . . . . . . . . . . . . . . . . . . R/2R . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

 SUMARIO 15.2.5 Precis ao dos conversores D/A 15.2.6 Erro de fundo de escala . . . . 15.2.7 Erro de linearidade . . . . . . 15.2.8 Erro de oset . . . . . . . . . 15.2.9 Tempo de estabiliza ca o . . . . 15.3 Convers ao D/A para mais algarismos 15.4 Conversor Anal ogico-Digital A/D . . 16 16.1 Mem orias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16.1.1 Acesso das informa c oes . . . . . . . . . . . . . . . . . . . 16.1.2 Volatilidade das mem orias . . . . . . . . . . . . . . . . . 16.1.3 Mem orias de leitura e escrita ou apenas de leitura . . . . 16.1.4 Armazenamento dos dados . . . . . . . . . . . . . . . . . 16.1.5 Tipos de mem orias . . . . . . . . . . . . . . . . . . . . . 16.2 Tecnologias da mem oria RAM . . . . . . . . . . . . . . . . . . . 16.3 Esquema geral de uma mem oria RAM . . . . . . . . . . . . . . 16.4 Mem oria RAM de 1 bit . . . . . . . . . . . . . . . . . . . . . . . 16.5 Mem orias RAM est aticas com maior capacidade . . . . . . . . . 16.6 Expans ao de mem orias RAM . . . . . . . . . . . . . . . . . . . 16.6.1 Expans ao da palavra de dados . . . . . . . . . . . . . . . 16.6.2 Expans ao das posi c oes de mem oria . . . . . . . . . . . . 16.6.3 Expans ao da palavra de dados e das posi co es de mem oria 16.7 Exerc cios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 17.1 Rel ogio digital . . . . . . . . . . . . . . . . . . . . . 17.1.1 Contador 7493 . . . . . . . . . . . . . . . . 17.1.2 Contagem de 0 a 59 . . . . . . . . . . . . . . 17.1.3 Contagem de 0 a 23 . . . . . . . . . . . . . . 17.1.4 Decodicador BCD / 7 segmentos . . . . . . 17.1.5 Gerador de pulsos com 1 segundo de per odo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

vi 204 204 205 205 205 206 208

210 . 210 . 210 . 210 . 211 . 211 . 211 . 213 . 213 . 214 . 216 . 217 . 218 . 219 . 221 . 223 224 . 224 . 225 . 227 . 228 . 229 . 230

Cap tulo 1

1.1

Introdu c ao

comum ouvir falar que rel E ogios digitais, calculadoras de bolso, telefones celulares, computadores pessoais e uma grande quantidade de aparelhos funcionam atrav es de sistemas digitais. Estes sistemas possuem uma caracter stica em comum, que e manipular informa co es na forma discreta. Desde que estas informa co es podem ser representadas por d gitos, tais sistemas recebem o nome de sistemas digitais.

1.1.1

Diferen cas entre sistemas digitais e sistemas anal ogicos

Os circuitos eletr onicos podem ser divididos em dois amplos grupos: digital e anal ogico. Os sistemas anal ogicos s ao compostos por sinais cont nuos que podem assumir uma quantidade innita de valores. J a os sistemas digitais est ao associados a eventos discretos.

Sinal cont nuo No gr aco da gura a seguir, foram registradas as varia co es da temperatura atmosf erica durante um dia. Atrav es deste gr aco, pode-se vericar que a temperatura assume innitos valores durante as 24 horas do dia, formando assim um gr aco com linha cont nua.

CAP ITULO 1.
30

27

24
temperatura C

21

18

15

12

10

12 14 hora do dia

16

18

20

22

24

Sinal discreto Supondo que a temperatura seja anotada de hora em hora, ou seja, fazendo uma amostragem da temperatura, o sinal cont nuo do gr aco anterior pode ser convertido em um sinal discreto, conforme mostrado na gura abaixo. O sinal discreto pode, por sua vez, ser digitalizado, ou seja, cada ponto amostrado do gr aco pode ser convertido num c odigo digital.

30

27

24
temperatura C

21

18

15

12

10

12 14 hora do dia

16

18

20

22

24

CAP ITULO 1. Exemplo de um sistema anal ogico: sistema de amplica c ao de som

Um esquema de um sistema de amplica ca o de som e apresentado na gura a seguir. Segundo este esquema, o sinal de voz, que e de natureza anal ogica, e captado por um microfone e convertido num sinal de audio, que consiste num sinal anal ogico de baixa tens ao el etrica. Este sinal por sua vez e aplicado na entrada de um amplicador linear, que reproduz na sua sa da o mesmo sinal, por em com amplitude aumentada. O sinal de maior amplitude e por sua vez aplicado num auto-falante, que reproduz o sinal de voz com amplitude muito maior que aquele captado pelo microfone.

ondas sonoras ondas sonoras amplificadas

microfone

amplificador linear sinal de udio auto-falante sinal de udio amplificado

Exemplo de um sistema digital e anal ogico: leitora de CD Uma leitora de CD (Compact Disk) e um exemplo de sistema que emprega ambas as tecnologias digital e anal ogica. O princ pio b asico de funcionamento est a ilustrado na gura a seguir. Supondo que uma m usica seja digitalizada e armazenada num CD, um sistema de leitora optica capta os dados digitais e os transfere para um conversor D/A (conversor Digital/Anal ogico), que converte os dados digitais em um sinal de audio anal ogico, reproduzindo a m usica original. Este sinal por sua vez e amplicado e enviado para um auto-falante, reproduzindo o som da m usica. O processo de grava c ao da m usica em um CD e basicamente o processo inverso, com a excess ao de que e usado um conversor A/D (conversor Anal ogico/Digital) no lugar do conversor D/A.

CAP ITULO 1.
leitora de CD ondas sonoras

conversor D/A
1 0 1 0 0 1 1 0

amplificador linear sinal de udio analgico auto-falante

dados digitais

1.2

Chave el etrica

Uma chave operada mecanicamente e um dispositivo que est a sempre aberto ou fechado. Assim, pode-se associar dois valores discretos para a chave: 0 para a chave aberta e 1 para a chave fechada.

2 estados : 0 ou 1 chave aberta : 0 chave fechada : 1

Quando a chave est a fechada ocorre passagem de corrente el etrica e quando a chave est a aberta, n ao h a passagem de corrente. Exemplo:
chave aberta

bateria

no h corrente eltrica

lmpada apagada

chave fechada lmpada acesa

bateria

corrente eltrica

CAP ITULO 1.

Devido a estes dois poss veis estados, pode-se dizer que a chave e um dispositivo bin ario. Tais dispositivos bin arios s ao usados para construir sistemas digitais, dos mais simples aos mais complexos. Assim, os sistemas digitais funcionam em apenas 2 estados, conforme representado na tabela abaixo. L ogica 1 Chave Fechada Ligado Sim Verdadeiro TTL: tens ao de 2 a 5 V CMOS: tens ao de 3,5 a 18 V L ogica 0 Chave Aberta Desligado N ao Falso TTL: tens ao de 0 a 0,8 V CMOS: tens ao de 0 a 1,5 V

O telefone e um exemplo mais familiar, onde o emprego de chaves e amplamente realizado. Antigamente, uma chamada telef onica era realizada apenas com o aux lio da telefonista, que abria e fechava determinadas chaves para completar as liga c oes. Com o avan co da tecnologia de circuitos integrados, foram criados ent ao, dispositivos eletr onicos capazes de desempenhar o papel de uma chave. Estes dispositivos s ao os transistores. Simplicadamente, pode-se dizer que os transistores nada mais s ao que chaves eletr onicas, que ora est ao fechados, permitindo a passagem de corrente el etrica e que ora est ao abertos, interrompendo a passagem de corrente el etrica. Uma vez combinados, estes componentes constituem o princ pio b asico do funcionamento de todos os sistemas digitais.

1.3

Sistema de numera c ao bin ario

O sistema decimal emprega dez n umeros e foi criado baseando-se no fato de termos dez dedos. J a o sistema bin ario e um sistema de numera c ao que tamb em pode representar todos os n umeros, mas que emprega apenas zeros e uns. Cada d gito bin ario e chamado de bit (BInary digiT). O n umero

signica em sistemas digitais: um-zero. Estes s mbolos representam apenas o n umero um, seguido pelo n umero zero. Em bin ario 10 signica 1 m ao cheia e 0 dedos abertos.

CAP ITULO 1.

1.4

Vantagens do sistema digital

Algumas vantagens do sistema digital com rela c ao ao sistema anal ogico s ao as seguintes:

Projeto mais simples dos circuitos eletr onicos Os circuitos eletr onicos que comp oem os sistemas digitais s ao circuitos de chaveamento, onde os valores exatos das tens oes e correntes el etricas n ao s ao importantes, mas apenas o n vel ALTO (n vel l ogico 1) ou BAIXO (n vel l ogico 0) destas tens oes. Maior precis ao A precis ao dos sistemas digitais pode ser muito maior que a dos sistemas anal ogicos, bastando para isso, adicionar mais circuitos de chaveamento. A precis ao dos sistemas anal ogicos e limitada pelas tens oes e correntes el etricas, que dependem da precis ao dos componentes eletr onicos, como resistores e capacitores. F acil programa c ao Os sistemas digitais podem ser controlados por um conjunto de instru c oes armazenadas, ou seja, podem ser programados. Os sistemas anal ogicos tamb em podem ser programados, por em a variedade de opera co es e muito restrita e a complexidade da programa ca o e muito maior. Menor interfer encia de ru do Como os valores exatos das tens oes e correntes el etricas n ao s ao importantes nos circuitos digitais, estes s ao menos afetados por ru do. Isto porque, normalmente, o ru do n ao impede que seja distinguido um n vel tens ao ALTO (n vel l ogico 1) de um n vel de tens ao BAIXO (n vel l ogico 0). Maior grau de integra c ao e compacta c ao A tecnologia de circuitos integrados (CIs) possibilitou uma maior integra c ao e compacta ca o dos circuitos digitais. J a os circuitos anal ogicos n ao podem ser t ao compactados, devido ` a complexidade de dispositivos eletr onicos, como por exemplo capacitores e resistores de precis ao, que impedem uma maior escala de integra ca o.

CAP ITULO 1.

1.5

Limita co es do sistema digital

H a apenas um obst aculo principal que conspira contra o emprego da tecnologia digital, que e o fato de que o mundo real e anal ogico. A maioria das grandezas f sicas, que normalmente constituem as entradas e sa das de um sistema, s ao de natureza anal ogica. S ao estas quantidades, como por exemplo, temperatura, press ao, posi ca o, velocidade ou vaz ao de um l quido, que s ao monitoradas e controladas. Para processar as informa co es anal ogicas contidas nas entradas e sa das de um sistema, tr es passos devem ser considerados: 1. Converter as entradas anal ogicas do mundo real para a forma digital; 2. Processar a informa c ao digital; 3. Converter as sa das digitais de volta para a forma anal ogica do mundo real. A gura abaixo mostra um diagrama em blocos de um sistema de controle digital de temperatura. A temperatura anal ogica desejada e convertida para um valor digital, atrav es de um conversor A/D (conversor Anal ogico/Digital). A seguir, o sinal amostrado e processado digitalmente por um sistema de controle, que pode ser um computador e que fornece na sua sa da um sinal digital para realizar o ajuste da temperatura. Este sinal digital e, ent ao, convertido em um sinal anal ogico, atrav es de um conversor D/A (conversor Digital/Anal ogico), que por sua vez ir a acionar analogicamente algum dispositivo, para ajustar a temperatura no valor inicialmente desejado.

temperatura analgica desejada

conversor temperatura A/D digital

controle digital

sinal de ajuste conversor sinal de ajuste digital D/A analgico

Cap tulo 2

2.1

Sistema decimal

O sistema num erico usado por todos e baseado no fato de que as pessoas possuem 10 dedos. Tal sistema emprega os d gitos 0, 1, 2, 3, 4, 5, 6, 7, 8, 9 e recebe o nome de sistema decimal. Este sistema de numera ca o e chamado de sistema de base 10 ou e dito que tem uma raiz 10, devido aos 10 d gitos diferentes. Por exemplo, o n umero decimal 1983.64 representa a seguinte soma de pot encias de 10: 1 103 + 9 102 + 8 101 + 3 100 + 6 101 + 4 102

Em geral o n umero decimal an an1 ...a2 a1 a0 .a1 a2 ...am representa: an 10n + an1 10n1 + ... + a2 102 + a1 101 + a0 100 + a1 101 + a2 102 + ... + am 10m onde cada coeciente ai e um dos d gitos 0, 1, 2, 3, 4, 5, 6, 7, 8, 9 .

Como o sistema num erico decimal usa pot encias de 10, ent ao e denominado de sistema de base 10. Para outros valores de base, obtem-se outros sistemas num ericos. Sistemas num ericos na base r s ao representados como: an rn + an1 rn1 + ... + a2 r2 + a1 r1 + a0 r0 + a1 r1 + a2 r2 + ... + am rm onde cada coeciente ai e um dos d gitos 0, 1, 2, ..., r 1.

CAP ITULO 2.

2.2

N umeros bin arios

O sistema de numera c ao bin ario usa apenas 2 s mbolos (0,1). Este sistema possui uma raiz 2 ou e um sistema de numera ca o de base 2. Cada d gito bin ario e chamado de bit. Na tabela abaixo, s ao apresentados os n umeros bin arios, correspondentes aos n umeros decimais de 0 a 20. Note atrav es desta tabela que a cada d gito bin ario est a associada uma pot encia de n umero 2 equivalente. Contagem Contagem Bin aria Decimal 24 23 22 21 20 0 0 1 1 2 1 0 3 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 16 1 0 0 0 0 17 1 0 0 0 1 18 1 0 0 1 0 19 1 0 0 1 1 20 1 0 1 0 0

CAP ITULO 2.

10

2.2.1

Convers ao de n umeros bin arios em decimais

Convers ao de n umeros inteiros Exemplo 1 Converter o n umero bin ario inteiro 10101 em um n umero decimal. Pot encias de 2 Bin ario Decimal 24 23 1 0 16 + 22 1 4 21 0 + 20 1 1

= 21

Ou seja, 1.24 + 0.23 + 1.22 + 0.21 + 1.20 = 21 . Para designar a base ou a raiz de um n umero, costuma-se colocar um ndice ap os o n umero. Assim: 101012 = 2110

Convers ao de n umeros fracion arios Exemplo 2 Converter o n umero bin ario fracion ario 1010.101 em um n umero decimal. Pot encias de 2 Bin ario Decimal 23 1 8 22 0 + 21 1 2 20 0. + 21 1 0.5 22 0 + 23 1 0.125

= 10.625

Ou seja, 1.23 + 0.22 + 1.21 + 0.20 + 1.21 + 0.22 + 1.23 = 10.625 . Assim: 1010.1012 = 10.62510

CAP ITULO 2.

11

2.2.2

Convers ao de n umeros decimais em bin arios

Convers ao de n umeros inteiros Seja um n umero inteiro e decimal I . Escrevendo este n umero em pot encias de 2, tem-se que: I = an 2n + an1 2n1 + ... + a2 22 + a1 21 + a0 20 = 2(an 2n1 + an1 2n2 + ... + a2 21 + a1 20 ) + a0 Dividindo-se I por 2, tem-se que o resto ser a a0 , onde a0 vale 0 ou 1. O quociente da divis ao ser a: an 2n1 + an1 2n2 + ... + a2 21 + a1 20 Se o quociente acima for dividido por 2, o resto ser a a1 , onde a1 vale 0 ou 1. Repetindo este processo, pode-se obter a2 , ..., an1 , an , que s ao os coecientes do n umero bin ario procurado. Assim, para converter um n umero decimal inteiro em bin ario, basta dividir o n umero decimal por 2 at e que o quociente nal seja 0. O n umero bin ario ser a formado por cada um dos restos encontrados. Exemplo 3 Converter o n umero decimal 25 em um n umero bin ario. N umero decimal 25 12 6 3 1 Divis ao por 2 Quociente 25 12 2 12 6 2 6 3 2 3 1 2 1 0 2 Resto 1 = a0 0 = a1 0 = a2 1 = a3 1 = a4

Assim, 2510 = (a4 a3 a2 a1 a0 )2 = 110012 .

Exerc cio 1 Calcular os n umeros bin arios, correspondentes aos seguintes n umeros decimais: (a) 6 , (b) 11 , (c) 87, (d) 261 , (e) 3523 Resposta: (a) 110 , (b) 1011 , (c)1010111 , (d) 100000101 , (e) 110111000011 .

CAP ITULO 2. Convers ao de n umeros fracion arios

12

Supondo que o n umero decimal F e um n umero menor que 1. Expressando F em termos de pot encias de 2, tem-se que: F = a1 21 + a2 22 + a3 23 + ... + am 2m + ... Multiplicando F por 2, obtem-se: 2F = a1 + a2 21 + a3 22 + ... + am 2m+1 + ... onde 2F e um n umero cuja parte inteira vale a1 , sendo que a1 e igual 0 ou 1. Subtraindo a1 de 2F , obtem-se: 2F a1 = a2 21 + a3 22 + ... + am 2m+1 + ... Multiplicando a express ao acima por 2, obtem-se um n umero, cuja parte inteira vale a2 , onde a2 e igual a 0 ou 1. Repetindo este procedimento, pode-se obter os coecientes a3 , ... , am , ... Assim, para converter um n umero decimal fracion ario em bin ario, basta multiplicar a parte fracion aria do n umero decimal por 2. O n umero bin ario fracion ario ser a formado a partir das partes inteiras de cada uma das multiplica c oes realizadas. Exemplo 4 Converter o n umero decimal fracion ario 0.375 em um n umero bin ario. Primeiramente o decimal 0.375 e multiplicado por 2, resultando no n umero 0.750. O zero da parte inteira de 0.750 torna-se o bit mais pr oximo da v rgula bin aria (a1 ). A seguir, 0.750 e multiplicado por 2, resultando no n umero 1.500 . O n umero 1 da parte inteira de 1.500 e o bit seguinte do n umero bin ario (a2 ). Depois disso, 0.500 e multiplicado por 2, dando um produto igual a 1.000, que corresponde ao u ltimo d gito bin ario. N umero decimal 0.375 0.750 0.500 Multiplica c ao por 2 0.750 1.500 1.000 Parte Inteira 0 = a1 1 = a2 1 = a3

Assim, 0.37510 = (0.a1 a2 a3 )2 = 0.0112 . Verica ca o: 0.0112 = 1.22 + 1.23 = 1 1 1 1 + 3 = + = 0.25 + 0.125 = 0.37510 2 2 2 4 8

CAP ITULO 2.

13

O processo de convers ao e conclu do quando o produto for igual a 1. Por em, existem n umeros decimais em que n ao h a uma convers ao exata. Exemplo 5 Converter o n umero decimal 0.684 em um n umero bin ario. N umero decimal 0.684 0.368 0.736 0.472 0.944 0.888 0.776 0.552 etc. Multiplica c ao por 2 1.368 0.736 1.472 0.944 1.888 1.776 1.552 1.104 Parte Inteira 1 = a1 0 = a2 1 = a3 0 = a4 1 = a5 1 = a6 1 = a7 1 = a8

Assim, 0.68410 = 0.a1 a2 a3 a4 a5 a6 a7 a8 ...2 = 0.10101111...2 . No caso de n umeros decimais com parte inteira e com parte fracion aria, basta converter primeiramente a parte inteira e depois converter a parte fracion aria do n umero decimal. O n umero bin ario resultante ser a a combina ca o dos dois processos. Exemplo 6 Converter o n umero decimal 4.625 em um n umero bin ario. Decimal inteiro Divis ao por 2 4 4 2 2 2 2 1 1 2 Decimal fracion ario Multiplica ca o por 2 0.625 1.250 0.250 0.500 0.500 1.000 Assim, 4.62510 = (a2 a1 a0 .a1 a2 a3 )2 = 100.1012 . Quociente 2 1 0 Parte Inteira 1 = a1 0 = a2 1 = a3 Resto 0 = a0 0 = a1 1 = a2

Exerc cio 2 Calcular os n umeros bin arios, correspondentes aos seguintes n umeros decimais: (a) 0.27 , (b) 1010,1 Resposta: (a) 0.01000101... , (b) 1111110010,000110011...

CAP ITULO 2.

14

2.3

N umeros hexadecimais

O sistema de numera c ao hexadecimal tem raiz 16 ou base 16 e usa os n umeros de 0 a 9 e as letras A, B, C, D, E e F. A letra A corresponde ao n umero decimal 10, enquanto que as demais letras B, C, D, E e F correspondem, respectivamente, aos n umeros 11, 12, 13, 14 e 15 . Decimal Bin ario Hexadecimal 0 0000 0 1 0001 1 2 0010 2 3 0011 3 4 0100 4 5 0101 5 6 0110 6 7 0111 7 8 1000 8 9 1001 9 10 1010 A 11 1011 B 12 1100 C 13 1101 D 14 1110 E 15 1111 F Decimal 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Bin ario Hexadecimal 0001 0000 10 0001 0001 11 0001 0010 12 0001 0011 13 0001 0100 14 0001 0101 15 0001 0110 16 0001 0111 17 0001 1000 18 0001 1001 19 0001 1010 1A 0001 1011 1B 0001 1100 1C 0001 1101 1D 0001 1110 1E 0001 1111 1F

O sistema hexadecimal possui a vantagem de permitir converter diretamente um n umero bin ario de 4 bits, ou seja, cada n umero bin ario de 4 bits pode ser representado por um u nico d gito hexadecimal.

CAP ITULO 2.

15

2.3.1

Convers ao de n umeros hexadecimais em decimais

Convers ao de n umeros inteiros Exemplo 7 Converter o n umero hexadecimal inteiro 2B 616 em um n umero decimal. Pot encias de 16 Hexadecimal Decimal 162 2 2.256 + 161 B B.16 + 160 6 6.1

= 694

Ou seja, 2.162 + B.161 + 6.160 = 2.162 + 11.161 + 6.160 = 694 . Assim: 2B 616 = 69410 Como os n umeros hexadecimais podem ser facilmente convertidos para n umeros bin arios, pode-se usar este fato para converter o n umero hexadecimal 2B6 para decimal. Convertendo o n umero hexadecimal 2B6 em n umero bin ario, obtem-se: 2B 616 = 0010 1011 01102

Usando o m etodo de convers ao de n umeros bin arios para decimais da se ca o 2.2.1, tem-se que:

0010 1011 01102 = 0.211 + 0.210 + 1.29 + 0.28 + 1.27 + 0.26 + 1.25 + 1.24 + 0.23 + 1.22 + 1.21 + 0.20 ,

ou seja: 2B 616 = 0010 1011 01102 = 69410 . Exerc cio 3 Converter os seguintes n umeros hexadecimais em decimais: (a) D5216 (b) ABCD16 Respostas: (a) 341010 (b) 4398110

CAP ITULO 2. Convers ao de n umeros fracion arios

16

Exemplo 8 Converter o n umero hexadecimal fracion ario A3F.C16 em um n umero decimal. Pot encias de 16 Hexadecimal Decimal 162 A A.256 + 161 3 3.16 + 160 F. F.1 161 C + C. 0.0625

= 2623.75

Ou seja, A.162 + 3.161 + F.160 + C.161 = 10.162 + 3.161 + 15.160 + 12.161 = 2623.75 . Assim: A3F.C16 = 2623.7510 Outro m etodo de convers ao do n umero hexadecimal A3F.C para decimal seria converter primeiramente o n umero para bin ario e depois converter o n umero bin ario resultante para decimal, atrav es do m etodo de convers ao da se ca o 2.2.1 . Convertendo o n umero hexadecimal A3F.C em n umero bin ario, obtem-se: A3F.C16 = 1010 0011 1111. 11002

Usando o m etodo de convers ao de n umeros bin arios para decimais da se ca o 2.2.1, tem-se que:

1010 0011 1111. 11002 = 1.211 + 0.210 + 1.29 + 0.28 + 0.27 + 0.26 + 1.25 + 1.24 + 1.23 + 1.22 + 1.21 + 1.20 + 1.21 + 1.22 + 0.23 + 0.24 ,

ou seja: A3F.C16 = 1010 0011 1111. 11002 = 2623.7510 . Exerc cio 4 Converter os seguintes n umeros hexadecimais em decimais: (a) D3.E16 (b) 1111.116 Respostas: (a) 211.87510 (b) 4369.062510

CAP ITULO 2.

17

2.3.2

Convers ao de n umeros decimais em hexadecimais

Convers ao de n umeros inteiros O processo de convers ao de n umeros decimais inteiros em hexadecimais e semelhante ao processo descrito na se ca o 2.2.2 . Para isso, basta dividir o n umero decimal por 16, de modo que o resto da divis ao e o d gito menos signicativo do n umero hexadecimal e assim, sucessivamente, at e que o quociente obtido seja 0.

Exemplo 9 Converter o n umero decimal 4510 em um n umero hexadecimal. N umero decimal 45 2 Divis ao por 16
45 16 2 16

Quociente 2 0

Resto 13 = D = a0 2 = a1

Assim, 4510 = (a1 a0 )16 = 2D16 . Como os n umeros bin arios podem ser facilmente convertidos para n umeros hexadecimais, pode-se tamb em usar este fato para converter o n umero decimal 45 para hexadecimal. Usando o m etodo de convers ao de n umeros decimais para bin arios da se c ao 2.2.2, tem-se que: N umero decimal 45 22 11 5 2 1 Divis ao por 2 Quociente 45 22 2 22 11 2 11 5 2 5 2 2 2 1 2 1 0 2 Resto 1 = a0 0 = a1 1 = a2 1 = a3 0 = a4 1 = a5

Assim, 4510 = (a5 a4 a3 a2 a1 a0 )2 = 1011012 . Para converter o n umero bin ario 1011012 em hexadecimal, basta separar o n umero em grupos de 4 bits a partir da v rgula bin aria. Cada grupo de 4 bits e depois transformado em um d gito hexadecimal equivalente. Assim: 4510 = 0010 11012 = 2D16 .

CAP ITULO 2. Exerc cio 5 Converter os seguintes n umeros decimais em hexadecimais: (a) 256010 (b) 300010

18

Respostas: (a) A0016 (b) BB816

Convers ao de n umeros fracion arios O processo de convers ao de n umeros decimais fracion arios em hexadecimais e semelhante ao processo descrito na se ca o 2.2.2. No caso de n umeros decimais com parte inteira e com parte fracion aria, basta converter primeiramente a parte inteira e depois converter a parte fracion aria do n umero decimal. O n umero hexadecimal resultante ser a a combina c ao dos dois processos.

Exemplo 10 Converter o n umero decimal 250.2510 em um n umero hexadecimal. Primeiramente deve-se converter a parte inteira (250), atrav es do processo de divis ao por 16. A parte fracion aria (0.25) deve ser multiplicada por 16, cujo resultado e 4.00. O inteiro 4 obtido ser a o primeiro d gito hexadecimal ap os a v rgula. Como a parte fracion aria obtida ap os a v rgula do 4 vale zero, o processo de multiplica c ao termina. Decimal inteiro Divis ao por 16 250 250 16 15 15 16 Decimal fracion ario Multiplica ca o por 16 0.25 4.00 Quociente 15 0 Parte Inteira 4 = a1 Resto 10 = A = a0 15 = F = a1

Assim, 250.2510 = (a1 a0 .a1 )16 = FA.416 .

CAP ITULO 2.

19

Como os n umeros bin arios podem ser facilmente convertidos para n umeros hexadecimais, pode-se tamb em usar este fato para converter o n umero decimal 250.25 para hexadecimal. Usando o m etodo de convers ao de n umeros decimais para bin arios da se c ao 2.2.2, tem-se que: Decimal inteiro Divis ao por 2 250 250 2 125 125 2 62 62 2 31 31 2 15 15 2 7 7 2 3 3 2 1 1 2 Decimal fracion ario Multiplica ca o por 2 0.25 0.50 0.50 1.00 Quociente 125 62 31 15 7 3 1 0 Parte Inteira 0 = a1 1 = a2 Resto 0 = a0 1 = a1 0 = a2 1 = a3 1 = a4 1 = a5 1 = a6 1 = a7

Assim, 250.2510 = (a7 a6 a5 a4 a3 a2 a1 a0 a1 a2 )2 = 11111010.012 . Para converter o n umero bin ario 11111010.012 em hexadecimal, basta separar o n umero em grupos de 4 bits a partir da v rgula bin aria. Cada grupo de 4 bits e depois transformado em um d gito hexadecimal equivalente. Assim: 250.2510 = 1111 1010.01002 = FA.416 .

Exerc cio 6 Converter os seguintes n umeros decimais em hexadecimais: (a) 255.87510 (b) 10000.0039062510 Respostas: (a) FF.E16 (b) 2710.0116

CAP ITULO 2.

20

2.4

Complemento de 2

A representa ca o do n umero na forma de complemento de 2 eu til na representa ca o de n umeros positivos e negativos. Esta forma possibilita representar o sinal, assim como, a amplitude do n umero. Supondo-se um registrador de 8 bits, como o da gura abaixo, o bit mais signicativo e o bit de sinal, que pode ser 0 ou 1. Se o bit de sinal for zero, ent ao o n umero ser a positivo. Caso contr ario, se o bit de sinal for 1, ent ao o n umero ser a negativo. Os demais 7 bits representam a amplitude do n umero. sinal 0=+ ou 1=amplitude A tabela a seguir, mostra a representa c ao do complemento de 2 de alguns n umeros positivos e negativos. Note que as representa c oes em complemento de 2 para todos os valores positivos s ao as mesmas que as equivalentes bin arias. Decimal com sinal +0 +1 +2 +3 +4 +5 +6 +7 +8 +9 +10 . +124 +125 +126 +127 Complemento de 2 com 8 bits Sinal Amplitude 0 000 0000 0 000 0001 0 000 0010 0 000 0011 0 000 0100 0 000 0101 0 000 0110 0 000 0111 0 000 1000 0 000 1001 0 000 1010 . . . 0 111 1100 0 111 1101 0 111 1110 0 111 1111 igual ao bin ario Decimal com sinal -1 -2 -3 -4 -5 -6 -7 -8 -9 -10 -11 . -125 -126 -127 -128 Complemento de 2 com 8 bits Sinal Amplitude 1 111 1111 1 111 1110 1 111 1101 1 111 1100 1 111 1011 1 111 1010 1 111 1001 1 111 1000 1 111 0111 1 111 0110 1 111 0101 . . . 1 000 0011 1 000 0010 1 000 0001 1 000 0000

CAP ITULO 2.

21

2.4.1

Convers ao de n umero decimal negativo em complemento de 2

1) converter o n umero decimal para bin ario, considerando o bit de sinal; 2) separar o bit de sinal da amplitude do n umero bin ario; 3) converter a amplitude do n umero bin ario (sem o bit de sinal) para a forma de complemento de 1. Para isso, basta trocar os n umeros 0 por n umeros 1, e vice versa, trocar os n umeros 1 por n umeros 0; 4) somar 1 ao n umero complemento de 1 obtido na etapa anterior, obtendo-se assim, a forma em complemento de 2 sem o sinal; 5) colocar o bit de sinal, separado na etapa 2, na frente do n umero, obtendo-se assim, o n umero complemento de 2 com sinal.

Exemplo 11 Convers ao do n umero decimal com sinal -1 para um n umero em complemento de 2 com 8 bits. Etapa Etapa Etapa Etapa Etapa 1 2 3 4 5 n umero bin ario com sinal 10000001 bit de sinal = 1 , amplitude = 0000001 complemento de 1 = 1111110 complemento de 2 sem sinal: 1111111 complemento de 2 com sinal: 11111111

Exerc cio 7 Converter os seguintes n umeros decimais com sinais em seus equivalentes em complemento de 2 com 8 bits: (a) +110 (b) -25 Respostas: (a) 01101110 (b) 11100111

CAP ITULO 2.

22

2.4.2

Convers ao de n umero em complemento de 2 com bit de sinal 1 para decimal

1) separar o bit de sinal da amplitude do n umero bin ario; 2) converter a amplitude do n umero (sem o bit de sinal) para a forma de complemento de 1. Para isso, basta trocar os n umeros 0 por n umeros 1, e vice versa, trocar os n umeros 1 por n umeros 0; 3) somar 1 ao n umero complemento de 1, obtido na etapa anterior, obtendo-se assim, o n umero na forma bin aria; 4) converter o n umero bin ario em um n umero decimal; 5) colocar o sinal correspondente ao bit de sinal, separado na etapa 1, em frente do n umero decimal.

Exemplo 12 Convers ao do n umero em complemento de 2 11111000 em um n umero decimal com sinal. Etapa Etapa Etapa Etapa Etapa 1 2 3 4 5 bit de sinal = 1 , amplitude = 1111000 complemento de 1 = 0000111 forma bin aria = 0001000 n umero decimal sem sinal = 8 n umero decimal com sinal = -8

Exerc cio 8 Converter os seguintes n umeros em complemento de 2 em seus equivalentes decimais com sinais: (a) 00011111 (b) 11001000 Respostas: (a) +31 (b) -56

CAP ITULO 2.

23

2.5

Soma e subtra c ao em complemento de 2

Regra 1 0 +0 0 Regra 2 0 +1 1 Regra 3 1 +0 1 Regra 4 1 +1 10 Regra 5 1 +1 1 11

As regras para a adi ca o bin aria de 2 bits s ao:

c ao de 2 n umeros positivos. Exemplo 13 Adi Decimal (+1) + (+3) +4 Entradas em complemento de 2 0000 0001 + 0000 0011 0000 0100

resultado em complemento de 2

Exemplo 14 Adi c ao de 2 n umeros negativos. Decimal (1) + (3) 4 Entradas em complemento de 2 1111 1111 + 1111 1101 1 1111 1100
descarte

resultado em complemento de 2

Exemplo 15 Adi c ao de um n umero positivo menor a um negativo maior. Decimal (+1) + (3) 2 Entradas em complemento de 2 0000 0001 + 1111 1101 1111 1110

resultado em complemento de 2

Exemplo 16 Adi c ao de um n umero positivo maior a um negativo menor. Decimal (+3) + (1) +2 Entradas em complemento de 2 0000 0011 + 1111 1111 1 0000 0010
descarte

resultado em complemento de 2

CAP ITULO 2. Exemplo 17 Subtra c ao de 2 n umeros positivos. Decimal (+3) (+1) +2 Entradas em complemento de 2 0000 0011 0000 0001 0000 0011 + 1111 1111 1 0000 0010
descarte

24

resultado em complemento de 2

Exemplo 18 Subtra c ao de 2 n umeros negativos. Decimal (3) (1) 2 Entradas em complemento de 2 1111 1101 1111 1111 1111 1101 + 0000 0001 1111 1110

resultado em complemento de 2

Exemplo 19 Subtraindo um n umero negativo de um positivo. Decimal (+3) (1) +4 Entradas em complemento de 2 0000 0011 1111 1111 0000 0011 + 0000 0001 0000 0100

resultado em complemento de 2

umero positivo de um negativo. Exemplo 20 Subtraindo um n Decimal (3) (+1) 4 Entradas em complemento de 2 1111 1101 0000 0001 1111 1101 + 1111 1111 1 1111 1100
descarte

resultado em complemento de 2

CAP ITULO 2.

25

2.6

C odigo BCD

O c odigo BCD (Binary Coded Decimal - Decimal Codicado em Bin ario) e utilizado por tornar a convers ao em decimal muito mais simples. A tabela abaixo mostra o c odigo BCD de 4 bits para os d gitos decimais de 0 a 9. Este c odigo tamb em e conhecido como BCD 8421, devido ao peso de cada casa no c odigo de 4 bits. Decimal 0 1 2 3 4 5 6 7 8 9 BCD 8421 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

2.6.1

Convers ao de n umero decimal inteiro em BCD

Esta convers ao e muito simples. Basta converter cada d gito decimal em seu equivalente bin ario de 4 bits. Exemplo 21 Converter o n umero decimal 150 em BCD. Decimal BCD 1 5 0001 0101 0 0000

Assim, o n umero decimal 150 e igual ao n umero BCD 000101010000 .

CAP ITULO 2.

26

2.6.2

Convers ao de n umero decimal fracion ario em BCD

Cada d gito decimal e convertido em seu equivalente BCD de 4 bits, de modo que a v rgula decimal se transforma na v rgula bin aria. Exemplo 22 Converter o n umero decimal 32,84 em BCD. Decimal BCD 3 0011 2 , 0010 , 8 1000 4 0100

Assim, o n umero decimal 32,84 e igual ao n umero BCD 00110010,10000100 .

2.6.3

Convers ao de n umero BCD inteiro em decimal

O n umero BCD deve ser dividido em grupos de 4 bits, a partir da v rgula bin aria. Cada grupo de 4 bits e depois convertido em seu decimal equivalente. Exemplo 23 Converter o n umero BCD 10010110 em decimal. BCD Decimal 1001 0110 9 6

Assim, o n umero BCD 10010110 e igual ao n umero decimal 96 .

2.6.4

Convers ao de n umero BCD fracion ario em decimal

O n umero BCD deve ser dividido em grupos de 4 bits, a partir da v rgula bin aria. Cada grupo de 4 bits e depois convertido em seu decimal equivalente. A v rgula bin aria torna-se a v rgula decimal no n umero decimal Exemplo 24 Converter o n umero BCD 01110001,00001000 em decimal. BCD Decimal 0111 7 0001 , 1 , 0000 0 1000 8

Assim, o n umero BCD 01110001,00001000 e igual ao n umero decimal 71,08 .

CAP ITULO 2.

27

2.6.5

Convers ao de n umero BCD em bin ario

Para converter um n umero BCD em bin ario, basta converter o n umero BCD em decimal e depois converter o n umero decimal em bin ario, seguindo as regras da se ca o 2.2.2. umero BCD 000100000011,0101 em bin ario. Exemplo 25 Converter o n BCD 0001 Decimal 1 Decimal inteiro Divis ao por 2 103 103 2 51 51 2 25 25 2 12 12 2 6 6 2 3 3 2 1 1 2 Decimal fracion ario Multiplica ca o por 2 0.5 1.0 0000 0011, 0101 0 3, 5 Quociente Resto 51 1 25 1 12 1 6 0 3 0 1 1 0 1 Parte Inteira 1

Assim, o n umero BCD 000100000011,0101 e igual ao n umero bin ario 1100111,1 .

2.6.6

Convers ao de n umero bin ario em BCD

Para converter um n umero bin ario em BCD, basta converter o n umero bin ario em decimal, seguindo as regras da se c ao 2.2.1, e depois converter o n umero decimal em BCD. Exemplo 26 Converter o n umero bin ario 10001010,101 em BCD. Pot encias de 2 27 Bin ario 1 Decimal 128 26 0 25 0 + 24 0 23 1 8 22 0 + 21 1 2 20 0, + 21 1 0.5 22 0 + 23 1 0.125 5 0101

= 138.625

Decimal 1 3 8 , 6 BCD 0001 0011 1000 , 0110

2 0010

Assim, o n umero bin ario 10001010,101 e igual ao n umero BCD 000100111000,011000100101.

CAP ITULO 2. Exerc cio 9 Converter os seguintes n umeros de decimal para BCD: (a) 6 (b) 99,9 (c) 145,6 (d) 21,001 Respostas: (a) 0110 (b) 10011001,1001 (c) 000101000101,0110 (d) 00100001,000000000001 Exerc cio 10 Converter os seguintes n umeros de BCD para decimal: (a) 00010111 (b) 10000110 (c) 00110010,10010100 (d) 0001000000000000,0101 Respostas: (a) 17 (b) 86 (c) 32,94 (d) 1000,5 Exerc cio 11 Converter os seguintes n umeros de BCD para bin ario: (a) 01001001 (b) 01100000,00100101 Respostas: (a) 110001 (b) 111100,01 Exerc cio 12 Converter os seguintes n umeros de bin ario para BCD: (a) 11100,1 (b) 100111,11 Respostas: (a) 00101000,0101 (b) 00111001,01110101

28

CAP ITULO 2.

29

2.7

Exerc cios

Exerc cio 13 Converter os n umeros bin arios em decimais. a) 110101.1012 b) 1010101.1112

Exerc cio 14 Converter os n umeros decimais em bin arios. a) 0.187510 b) 25.68410

Exerc cio 15 Converter os n umeros hexadecimais em decimais. a) 9F16 b) EBA.C16

Exerc cio 16 Converter os n umeros decimais em hexadecimais. a) 8010 b) 204.12510

Exerc cio 17 Converter os n umeros bin arios em hexadecimais . a) 1001.012 b) 10101011.112

Exerc cio 18 Converter os n umeros decimais em complemento de 2 de 8 bits. a) 9010 b) +1310

Exerc cio 19 Converter os n umeros na nota c ao complemento de 2 em decimais. a) 01110000 b) 11011001

CAP ITULO 2. Exerc cio 20 Converter os n umeros do c odigo BCD para bin ario. a) 00011000 b) 00110111.0101

30

Exerc cio 21 Converter os n umeros bin arios para o c odigo BCD. a) 100002 b) 101011.012

Exerc cio 22 Um estudante de medicina com F ACA16 motivos procurou uma ag encia de autom oveis para comprar 102 carros importados com ACABA16 reais. Sabendo-se que cada carro custa 35000010 reais, pergunta-se: a) Quantos motivos na base 10 o estudante tinha para comprar os carros? poss b) E vel fazer a compra dos carros?

Cap tulo 3

3.1

Portas l ogicas

As portas l ogicas constituem os elementos b asicos dos sistemas digitais. Estas portas operam em apenas dois estados: 0 ou 1, conforme mostrado na tabela abaixo: L ogica 1 Chave Fechada Ligado Sim Verdadeiro Tens ao de 3 a 5 Volts L ogica 0 Chave Aberta Desligado N ao Falso Tens ao de 0 Volt

Um matem atico ingl es, chamado George Boole (1815-1864), desenvolveu uma algebra baseada na l ogica de apenas tr es palavras: E (AND), OU (OR) e NAO (NOT). A partir de sua algebra foram desenvolvidas 3 portas l ogicas b asicas, sucientes para construir (NOT). todos os sistemas digitais: porta E (AND), porta OU (OR) e porta NAO

3.2

Porta E - AND

A porta E - AND e chamada de porta tudo ou nada. A id eia do funcionamento desta porta e apresentada na gura abaixo. Segundo esta gura, a l ampada Y somente e acesa quando as duas chaves A e B estiverem simultaneamente fechadas.
A B

Figura 3.1: Circuito AND representado por chaves. 31

CAP ITULO 3.

32

Todas as combina co es poss veis das chaves A e B s ao mostradas na tabela a seguir, que recebe o nome de tabela da verdade. Segundo esta tabela, somente quando as chaves A e B estiverem simultaneamente fechadas, a l ampada Y estar a acesa. Chaves de entrada A B aberta aberta aberta fechada fechada aberta fechada fechada L ampada acesa Y n ao n ao n ao sim

Tabela 3.1: Tabela da Verdade. O s mbolo l ogico para a porta AND com 2 entradas e 1 sa da e apresentado na gura abaixo. As entradas s ao representadas por A e B e a sa da por Y.
Entradas A B Y Sada

Figura 3.2: S mbolo da porta AND com 2 entradas. A tabela da verdade da porta AND est a representada na gura abaixo. Note que apenas quando as entradas A e B forem 1, a sa da Y ser a 1. A 0 0 1 1 B 0 1 0 1 Y 0 0 0 1

Tabela 3.2: Tabela da Verdade da porta AND com 2 entradas. A algebra booleana e uma forma simb olica de mostrar como operam as portas l ogicas. A express ao booleana da porta AND de 2 entradas e escrita como: Y = AB A express ao acima e lida como: Y e igual a A AND B. A express ao acima n ao deve ser confundida com a algebra regular, ou seja, Y n ao e igual a A vezes B.

CAP ITULO 3.

33

Na gura abaixo, est a representado um circuito l ogico AND com 3 entradas A, B, C e 1 sa da Y.

Entradas

A B C

Sada

Figura 3.3: S mbolo da porta AND com 3 entradas. Na tabela abaixo, est a representada a tabela da verdade correspondente a este circuito. Nesta tabela s ao mostradas todas as 8 combina co es poss veis entre as entradas A, B e C. Note que somente quando todas as entradas forem 1, a sa da ser a ativada como 1. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 0 0 0 0 0 0 0 1

Tabela 3.3: Tabela da Verdade da porta AND com 3 entradas. A express ao booleana da porta AND de 3 entradas e escrita como: Y = ABC

3.3

Porta OU - OR

A porta OU - OR e chamada de porta qualquer. A id eia do funcionamento desta porta e apresentada na gura abaixo. Segundo esta gura, a l ampada Y e acesa quando pelo menos uma das chaves A ou B estiverem fechadas.
A B

Figura 3.4: Circuito OR representado por chaves.

CAP ITULO 3.

34

Todas as combina co es poss veis das chaves A e B s ao mostradas na tabela a seguir, que recebe o nome de tabela da verdade. Segundo esta tabela, a l ampada Y estar a acesa quando pelo menos uma das chaves A ou B estiverem fechadas. A l ampada somente estar a apagada quando as 2 chaves estiverem abertas. Chaves de entrada A B aberta aberta aberta fechada fechada aberta fechada fechada L ampada acesa Y n ao sim sim sim

Tabela 3.4: Tabela da Verdade. O s mbolo l ogico para a porta OR com 2 entradas e 1 sa da est a desenhado na gura abaixo. As entradas s ao representadas por A e B e a sa da por Y.
A B

Entradas

Sada

Figura 3.5: S mbolo da porta OR com 2 entradas. A tabela da verdade da porta OR est a representada na gura abaixo. Note que quando pelo menos uma das entradas A ou B forem 1, a sa da Y ser a 1. A sa da somente ser a0 quando todas as entradas forem 0. A 0 0 1 1 B 0 1 0 1 Y 0 1 1 1

Tabela 3.5: Tabela da Verdade da porta OR com 2 entradas. A express ao booleana da porta OR de 2 entradas e escrita como: Y =A + B A express ao acima e lida como: Y e igual a A OU B. A express ao acima n ao deve ser confundida com a algebra regular, ou seja, Y n ao e igual a A mais B.

CAP ITULO 3.

35

Na gura abaixo, est a representado um circuito l ogico OR com 3 entradas A, B, C e 1 sa da Y. A Entradas B Y Sada C Figura 3.6: S mbolo da porta OR com 3 entradas. Na tabela a seguir, est a representada a tabela da verdade correspondente a este circuito. Nesta tabela s ao mostradas todas as 8 combina c oes poss veis entre as entradas A, B e C. Note que quando pelo menos uma das entradas forem 1, a sa da ser a ativada como 1. A sa da somente ser a 0 quando todas as entradas forem 0. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 0 1 1 1 1 1 1 1

Tabela 3.6: Tabela da Verdade da porta OR com 3 entradas. A express ao booleana da porta OR de 3 entradas e escrita como: Y =A+B+C A express ao acima e lida como:Y e igual a A ou B ou C e n ao como A mais B mais C.

3.4

- NOT Porta NAO

Uma porta NOT e tamb em chamada de inversor. A id eia do funcionamento desta porta e apresentada na gura abaixo. Segundo esta gura, a l ampada Y acende quando a chave A est a aberta e apaga em caso contr ario.
resistncia

Figura 3.7: Circuito NOT representado por chave.

CAP ITULO 3.

36

- NOT tem apenas 1 entrada e 1 sa A porta NAO da. A gura abaixo ilustra os s mbolos poss veis para esta porta .
Entrada A ou Entrada A ou na entrada de um bloco Y Sada Y Sada

Figura 3.8: S mbolos poss veis para a porta NOT. A tabela da verdade da porta NOT e a seguinte: A 0 1 Y 1 0

Tabela 3.7: Tabela da Verdade da porta NOT. Segundo esta tabela, se a entrada A for 1, ent ao a sa da Y ser a 0 e se a entrada A for 0, ent ao a sa da Y ser a 1. Ou seja, o valor da sa da Y ser a sempre invertido com rela ca o ` a entrada A. Esta invers ao e tamb em chamada de nega ca o. A express ao booleana da invers ao e dada por: Y =A A express ao acima deve ser lida como: Y e igual a n ao A. A gura abaixo mostra o que aconteceria se fossem usados 2 inversores em s erie, ou seja, a entrada A seria invertida 2 vezes de modo que a sa da Y nal seria igual ` a entrada A.

A =A=Y

Figura 3.9: Invers ao dupla.

CAP ITULO 3.

37

3.5

E - NE - NAND Porta NAO

A porta N ao E ou NE ou NAND est a representada na gura abaixo. Esta porta nada mais e que uma porta AND com um inversor na sua sa da.
A B AB Y=AB

Figura 3.10: Porta NAND representada atrav es de uma porta AND e de uma porta NOT.

O s mbolo l ogico simplicado de uma porta NAND e apresentado na gura 3.11. Este s mbolo simplicado e um AND com um c rculo na sa da, que representa o inversor.
A B Y=AB

Figura 3.11: S mbolo da porta NAND com 2 entradas.

A express ao booleana da porta NAND de 2 entradas e dada por: Y = AB

A tabela da verdade da porta NAND de 2 entradas e apresentada a seguir. Note que a sa da da porta NAND corresponde a sa da invertida da porta AND, ou seja, a sa da da porta NAND somente e 0, quando as 2 entradas A e B forem 1.

A 0 0 1 1

B 0 1 0 1

Sa da AND 0 0 0 1

Sa da NAND 1 1 1 0

Tabela 3.8: Tabela da verdade das portas AND e NAND com 2 entradas.

CAP ITULO 3.

38

3.6

OU - NOU - NOR Porta NAO

OU ou NOU ou NOR est A porta NAO a representada na gura abaixo. Esta porta nada mais e que uma porta OR com um inversor na sua sa da.
A B A+B Y=A+B

Figura 3.12: Porta NOR representada atrav es de uma porta OR e de uma porta NOT.

O s mbolo l ogico simplicado de uma porta NOR e apresentado na gura 3.13. Este s mbolo simplicado e um OR com um c rculo na sa da, que representa o inversor.
A B Y=A+B

Figura 3.13: S mbolo da porta NOR com 2 entradas.

A express ao booleana da porta NOR de 2 entradas e dada por: Y =A+B

A tabela da verdade da porta NOR de 2 entradas e apresentada a seguir. Note que a sa da da porta NOR corresponde a sa da invertida da porta OR, ou seja, a sa da da porta NOR somente e 1, quando as 2 entradas A e B forem 0.

A 0 0 1 1

B 0 1 0 1

Sa da OR 0 1 1 1

Sa da NOR 1 0 0 0

Tabela 3.9: Tabela da verdade das portas OR e NOR com 2 entradas.

CAP ITULO 3.

39

3.7

Porta Ou-Exclusivo - XOR

A sa da da porta Ou-Exclusivo vale 1 quando a quantidade de entradas no n vel 1 for mpar. No caso de uma porta com 2 entradas, pode-se tamb em dizer que a sa da vale 1 quando as duas entradas A e B s ao diferentes. A tabela da verdade da porta Ou-Exclusivo com 2 entradas e apresentada a seguir. A 0 0 1 1 B 0 1 0 1 Sa da Ou-Exclusivo 0 1 1 0

Tabela 3.10: Tabela da verdade da porta Ou-Exclusivo com 2 entradas. A express ao booleana da porta Ou-Exclusivo pode ser desenvolvida a partir da tabela da verdade acima, ou seja: + AB Y = AB O circuito l ogico correspondente ` a express ao booleana anterior est a representado na gura abaixo.

A B

Y=AB + AB

Figura 3.14: Circuito l ogico que executa a fun c ao Ou-Exclusivo.

O s mbolo l ogico padronizado para a porta Ou-Exclusivo, que e equivalente ao circuito acima, e apresentado na gura abaixo.
A B Y=A

+B

Figura 3.15: S mbolo simplicado da porta Ou-Exclusivo com 2 entradas. A express ao booleana simplicada para a porta Ou-Exclusivo de 2 entradas e dada por: Y =AB onde o s mbolo signica a fun c ao Ou-Exclusivo.

CAP ITULO 3.

40

3.8

Porta N ao-Ou-Exclusivo - XNOR

A sa da da porta N ao-Ou-Exclusivo vale 1 quando a quantidade de entradas no n vel 1 for par. No caso de uma porta com 2 entradas, pode-se tamb em dizer que a sa da vale 1 quando as duas entradas A e B s ao iguais. A tabela da verdade da porta N ao-OuExclusivo com 2 entradas e apresentada a seguir. A 0 0 1 1 B 0 1 0 1 Sa da N ao-Ou-Exclusivo 1 0 0 1

Tabela 3.11: Tabela da verdade da porta N ao-Ou-Exclusivo com 2 entradas. A express ao booleana da porta N ao-Ou-Exclusivo pode ser desenvolvida a partir da tabela da verdade acima, ou seja: B + AB Y =A O circuito l ogico correspondente ` a express ao booleana anterior est a representado na gura abaixo.

A B

Y=AB + AB

Figura 3.16: Circuito l ogico que executa a fun c ao N ao-Ou-Exclusivo. O s mbolo l ogico para a porta N ao-Ou-Exclusivo, que e equivalente ao circuito acima, e apresentado na gura abaixo. Este s mbolo simplicado e um OU-EXCLUSIVO com um c rculo na sa da, que representa um inversor.

A B

Y=A

+B

= A

Figura 3.17: S mbolo simplicado da porta N ao-Ou-Exclusivo com 2 entradas. A express ao booleana simplicada para a porta N ao-Ou-Exclusivo de 2 entradas e dada por: Y =AB =A B onde o s mbolo signica a fun c ao coincid encia.

CAP ITULO 3.

41

3.9

Circuito para detectar a igualdade de dois n umeros bin arios

Deseja-se obter um circuito para detectar a igualdade de dois n umeros bin arios de dois bits. Supondo que o primeiro n umero seja X1 X0 e que o segundo n umero seja Y1 Y0 , o circuito vai ter quatro entradas e uma sa da S que ser a 1 quando X1 X0 = Y1 Y0 . A tabela da verdade com todas as possibilidades e apresentada a seguir.
X1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 X0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Y1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Y0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 S 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1

A sa da de uma porta N ao-Ou-Exclusivo com duas entradas vale 1 se as duas entradas forem iguais. Assim, pode-se usar uma porta N ao-Ou-Exclusivo para comparar X1 com Y1 e outra porta N ao-Ou-Exclusivo para comparar X0 com Y0 . Ligando as sa das dessas duas portas N ao-Ou-Exclusivo na entrada de uma porta E, tem-se que X1 X0 = Y1 Y0 se e somente se X1 = Y1 E X0 = Y0 , simultaneamente, ou seja, quando a sa da da porta E for igual a 1. O circuito l ogico que resolve este problema e apresentado na gura abaixo.

X1
0

I0 I1 X

I0 I 1 Y

Y1
0

Figura 3.18: Circuito para detectar a igualdade de dois n umeros bin arios de dois bits.

CAP ITULO 3.

42

3.10

Combina c oes de portas l ogicas

A maioria dos problemas de l ogica digital utilizam combina c oes de portas l ogicas. Para obter a express ao da sa da Y de um circuito com v arias portas l ogicas, basta escrever as express oes de sa da de cada porta, separadamente, at e obter a express ao nal. Realizando este processo no circuito da gura abaixo, obt em -se Y = AB + BC

A B C AB BC Y=AB+BC

Para obter a tabela da verdade, correspondente ` a express ao acima, basta montar colunas independentes para os diversos termos da express ao, obtendo assim resultados parciais. Este procedimento deve continuar at e se obter a coluna de sa da nal. A tabela da verdade da express ao acima e apresentada a seguir.

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

A AB 1 0 1 0 1 1 1 1 0 0 0 0 0 0 0 0

BC 0 0 0 1 0 0 0 1

AB + BC 0 0 1 1 0 0 0 1

Y 1 1 0 0 1 1 1 0

CAP ITULO 3. Exerc cio 23 Desenhe os circuitos l ogicos, correspondentes ` as seguintes express oes: a) Y = (AB ) (BC ) (B + D) b) Y = [(A + B + C ) (A + B + D)] A B C Respostas: a)
A B AB

43

BC C B+D D

Y= ( A B ) ( B C ) ( B + D )

b)
A B C D

A+B+C (A+B+C)(A+B+D)

A+B+D

CAP ITULO 3.

44

Exerc cio 24 Escreva as express oes booleanas e as tabelas da verdade dos circuitos l ogicos abaixo.

A B C
A B C

(a)

(b)
A B C

(c)

Respostas: + AC (a) Y = AB

B C (b) Y = ABC + A Y 0 0 1 1 0 1 0 1 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 1 0 0 0 0 0 0 1

+ AC +A B (c) Y = AB C A B 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 C 0 1 0 1 0 1 0 1 Y 1 1 0 1 0 0 1 0

A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 (a)

(b)

(c)

CAP ITULO 3.

45

3.11

Somas de produtos - mintermos

A express ao booleana e escrita a partir das sa das iguais a 1 da tabela da verdade. Nas linhas em que a sa da vale 1 devem ser realizadas opera co es do tipo E entre as vari aveis. Cada parcela de uma soma de produtos e denominada de mintermo. Considere, por exemplo, a tabela da verdade a seguir. A B 0 0 0 1 1 0 1 1 Sa da Y 0 1 AB 1 AB 1 AB

Examinando a tabela acima, pode-se vericar que a sa da Y vale 1 quando: = 1 OU A = 0 E B = 1 AB = 1 OU A = 1 E B = 0 AB A = 1 E B = 1 AB = 1. Desse modo, a sa da Y vale 1 em tr es situa co es, ou seja + AB + AB Y = AB Cada um dos tr es termos da soma em Y e chamado de mintermo. O circuito l ogico, correspondente ` a express ao booleana acima, e dado por:
A B Y= AB + AB + AB

Por outro lado, foi mostrado em se c oes anteriores, que a tabela da verdade acima, representa uma porta l ogica OU, cuja express ao booleana simplicada e Y = A + B.

CAP ITULO 3. O circuito l ogico simplicado e equivalente ao circuito anterior e representado por:
Entradas A B Y Sada

46

Figura 3.19: Porta l ogica OU. Dessa forma, pode-se concluir que espress oes complexas e express oes mais simples podem realizar as mesmas opera co es l ogicas. ao booleana na forma Exerc cio 25 Dada a tabela da verdade abaixo, determine a express de somas de produtos e desenhe o circuito l ogico correspondente. A B 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 C 0 1 0 1 0 1 0 1 Sa da Y 0 0 0 1 ABC 0 0 1 AB C 0

Pela tabela da verdade acima, pode-se notar que a sa da Y vale 1 quando: A = 0 E B = 1 E C = 1 ABC = 1 OU A = 1 E B = 1 E C = 0 AB C = 1. Portanto Y = ABC + AB C O circuito l ogico equivalente est a representado na gura abaixo.
A

Y= ABC + ABC

CAP ITULO 3.

47

3.12

Produtos de somas - maxtermos

A express ao booleana e escrita a partir das sa das iguais a 0 da tabela da verdade. Nas linhas em que a sa da vale 0 devem ser realizadas opera co es do tipo OU entre as vari aveis. Cada fator de um produto de soma e denominado de maxtermo. Considere a tabela da verdade da porta l ogica OU. A 0 0 1 1 B 0 1 0 1 Sa da Y 0 A+B 1 AB 1 AB 1 AB

Conforme mostrado anteriormente, esta tabela pode ser representada atrav es de duas express oes booleanas equivalentes: + AB + AB , quando a sa Y = AB da vale 1 (somas de produtos); Y = A + B , quando a sa da vale 0 (produtos de somas). Pela tabela da verdade da porta l ogica OU, a sa da Y vale 0 apenas quando A = 0 OU B = 0. Portanto, a representa c ao da express ao na forma de produtos de somas e Y =A+B Exerc cio 26 Dada a tabela da verdade abaixo, determine a express ao booleana na forma de produtos de somas e desenhe o circuito l ogico correspondente. A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Sa da Y 1 ) 0 (A + B + C 1 1 1 1 +B + C) 0 (A 1

CAP ITULO 3. Pela tabela da verdade anterior, pode-se notar que a sa da Y vale 0 quando: = 0 (A + B + C ) = 0 E A = 0 OU B = 0 OU C = 0 OU B = 0 OU C = 0 (A +B + C ) = 0. A Portanto )(A +B + C) Y = (A + B + C Cada um dos dois fatores do produto em Y e chamado de maxtermo. O circuito l ogico equivalente est a representado na gura abaixo.

48

A Y= (A + B + C)(A + B + C)

3.13

Exerc cios

Exerc cio 27 Escreva a express ao booleana e a tabela da verdade do circuito l ogico abaixo.
A B C D

CAP ITULO 3. Exerc cio 28 Dada a tabela da verdade abaixo. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 1 0 0 1 0 1 0 0

49

a) Escreva a express ao boolena da sa da Y na forma de somas de produtos das entradas. b) Escreva a express ao boolena da sa da Y na forma de produtos de somas das entradas. c) Desenhe os circuitos l ogicos correspondentes aos itens a) e b).

Exerc cio 29 Dado o circuito l ogico abaixo.

A

a) Escreva a express ao boolena da sa da Y em fun c ao das entradas A, B , C . b) Escreva a tabela da verdade correspondente. c) Escreva as express oes da sa da Y como somas de produtos e como produtos de somas das entradas. d) Desenhe os circuitos l ogicos correspondentes ao item c).

Cap tulo 4

4.1

Algebra de Boole

muito importante para a simplica E ca o de express oes e circuitos l ogicos.

4.1.1

Identidades
Complementa c ao A=A Adi ca o A+0=A A+1=1 A+A=A A+A=1 Multiplica ca o A0=0 A1=A AA=A AA=0

4.1.2

Propriedades

Comutativa A+B =B+A . AB = BA . Associativa A + (B + C ) = ( A + B ) + C = A + B + C . A(BC ) = (AB )C = ABC . Distributiva A(B + C ) = AB + AC .

50

CAP ITULO 4.

51

A propriedade distributiva pode ser vericada atrav es da tabela da verdade abaixo. A 0 0 0 0 1 1 1 1 B C 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 B+C 0 1 1 1 0 1 1 1 A (B+C) 0 0 0 0 0 1 1 1 AB 0 0 0 0 0 0 1 1 AC 0 0 0 0 0 1 0 1 AB + AC 0 0 0 0 0 1 1 1

4.2
4.2.1

Teoremas de De Morgan
Primeiro teorema
AB =A+B

A prova deste teorema pode ser vericada atrav es da tabela da verdade abaixo. A 0 0 1 1 B 0 1 0 1 AB 0 0 0 1 AB 1 1 1 0 A 1 1 0 0 B 1 0 1 0 A+B 1 1 1 0

Este teorema pode ser estendido para mais de duas vari aveis, ou seja A B C...N = A + B + C + ... + N E possui a mesma fun Segundo este teorema, a porta NAO c ao que a porta OU com entradas invertidas, conforme e mostrado na gura abaixo.

A B

Y= A . B

A B

Y= A + B

CAP ITULO 4.

52

4.2.2

Segundo teorema
A+B =A B

A prova deste teorema pode ser vericada atrav es da tabela da verdade abaixo. A B 0 0 0 1 1 0 1 1 A+B 0 1 1 1 A+B 1 0 0 0 A 1 1 0 0 B 1 0 1 0 A B 1 0 0 0

Este teorema pode ser estendido para mais de duas vari aveis, ou seja A + B + C + ... + N = A B C ... N OU possui a mesma fun Segundo este teorema, a porta NAO c ao que a porta E com entradas invertidas, conforme e mostrado na gura abaixo.

A B

Y= A + B

A B

Y= A . B

4.3

Identidades auxiliares

A + AB = A Pela propriedade distributiva, tem-se que: A + AB = A(1 + B ). Sabendo-se que 1 + B = 1, obtem-se que: A(1 + B ) = A 1. Mas A 1 = A. Logo, A + AB = A.

CAP ITULO 4. (A + B )(A + C ) = A + BC

53

Pela propriedade distributiva, tem-se que: (A + B )(A + C ) = AA + AC + BA + BC . Como AA = A, tem-se que: AA + AC + BA + BC = A + AC + BA + BC . Pela propriedade distributiva, tem-se que: A + AC + BA + BC = A(1 + C + B ) + BC . Como 1 + X = 1 e X 1 = X , obtem-se que: (A + B )(A + C ) = A + BC

A + AB = A + B Aplicando a identidade da complementa c ao, tem-se que: A + AB = A + AB . Pelo segundo teorema de De Morgan, tem-se que: A + AB = A (A B ). Aplicando o primeiro teorema de De Morgan no par enteses, tem-se que: A (A B ) = A (A + B ).

Pela propriedade distributiva: A (A + B ) = AA + A B . Como AA = 0, ent ao: AA + A B = A B . Aplicando o primeiro teorema de De Morgan, obtem-se: A B = A + B . Esta identidade tamb em pode ser vericada atrav es da tabela da verdade abaixo. A 0 0 1 1 B 0 1 0 1 A 1 1 0 0 AB 0 1 0 0 A + AB 0 1 1 1 A+B 0 1 1 1

CAP ITULO 4.

54

4.4

Simplica c ao de express oes

Express oes booleanas podem ser simplicadas atrav es da algebra de Boole. ao: S = A B C + ABC + ABC . Exemplo 27 Simplicar a express Aplicando a propriedade distributiva, tem-se que: S = A B C + ABC + ABC = A C (B + B ) + ABC. Como B + B = 1, obtem-se: S = A C + ABC .

Exemplo 28 Simplicar a express ao: S = ABC + AC + AB Usando a propriedade distributiva, tem-se que: S = ABC + AC + AB = A(BC + C + B ). Aplicando a propriedade comutativa, tem-se que: S = A(B + BC + C ) . Aplicando a identidade X + XY = X + Y , tem-se que: S = A(B + C + C ) . Como C + C = 1, tem-se que: S = A(B + 1) . Como B + 1 = 1 e A.1 = 1, obtem-se: S = A .

Exemplo 29 Simplicar a express ao: S = (A + B + C )(A + B + C ) . Aplicando a propriedade distributiva, tem-se que: S = AA + AB + AC + BA + BB + BC + CA + CB + CC. Sabendo-se que XX = 0 e XX = X , obtem-se: S = AB + AC + BA + BC + CA + CB + C. Aplicando as propriedades distributiva e comutativa, tem-se que: S = AB + BA + C (A + B + A + B + 1). Como X + 1 = 1 e X 1 = 1, obtem-se: S = AB + BA + C = (A B ) + C.

CAP ITULO 4. Exemplo 30 Simplicar a express ao: S = AC + B + D + C (ACD) . Aplicando os teoremas de De Morgan, obtem-se: S = AC B D + C (A + C + D). Como X = X , obtem-se: S = AC B D + C (A + C + D). Aplicando a propriedade distributiva, obtem-se: S = AC B D + CA + CC + CD. Como CC = 0, obtem-se: S = AC B D + CA + CD. Aplicando as propriedades distributiva e comutativa, tem-se que: S = CD(AB + 1) + CA. Como X + 1 = 1 e X.1 = X , obtem-se: S = CD + CA.

55

Exemplo 31 Simplicar a express ao: S = A B + AB . Aplicando o teorema de De Morgan, tem-se que: S = (A B )(AB ). Aplicando novamente o teorema de De Morgan, tem-se que: S = (A + B )(A + B ). Aplicando a propriedade distributiva, obtem-se: S = AA + AB + BA + BB. Como XX = 0, obtem-se: S = AB + BA = A B. Outra solu ca o mais simples pode ser obtida percebendo-se que: S = A B + AB = A B = A B.

CAP ITULO 4. Exemplo 32 Simplique a express ao abaixo, utilizando a Algebra de Boole:

56

S = A[B (C + D) + A(B + C )] + CD + ABC + AB. Aplicando o teorema de De Morgan, tem-se que: S = A[B C D + A B C ] + CD + ABC + AB. Aplicando o teorema de De Morgan novamente, tem-se que: S = A[(B + C + D)(A + B + C )] + +CD + ABC + AB. Aplicando a propriedade distributiva e sabendo-se que XX = X , tem-se que: S = A[AB + B + BC + AC + BC + C + AD + BD + CD] + CD + ABC + AB. Aplicando a propriedade distributiva e sabendo-se que X + 1 = 1, tem-se que: S = A[B + C + AD] + CD + ABC + AB. Aplicando a propriedade distributiva e sabendo-se que X + X = X e que XX = X , tem-se que: S = AB + AC + AD + CD + ABC. Sabendo-se que AC + ABC = AC (1 + B ) = AC , obtem-se: S = AB + AD + C (D + A). Sabendo-se que D + A = D + DA, obtem-se: S = AB + AD + CD + CDA. Aplicando a propriedade distributiva obtem-se: S = AB + CD + AD(1 + C ). Sabendo-se que 1 + C = 1, obtem-se: S = AB + CD + AD.

CAP ITULO 4. Exemplo 33 Simplique a express ao abaixo, utilizando a Algebra de Boole:

57

S = (A B + BCD)[D + BC + D(A + B )] + A D. Aplicando o teorema de De Morgan e sabendo-se que A B = AB + AB , tem-se: S = (AB + AB + BCD)[D + BC + DAB ] + A D. Aplicando o teorema de De Morgan, tem-se: S = (AB )(AB )(BCD)[D(BC )(DAB )] + A D. Aplicando o teorema de De Morgan novamente, tem-se: S = (A + B )(A + B )(B + C + D)D(B + C )(D + A + B ) + A D. Aplicando a propriedade distributiva e sabendo-se que XX = 0 e que XX = X , obtem-se: S = (AB + A B )(BD + CD + D)(BD + BA + B + C D + C A + CB ) + A D. Sabendo-se que X + 1 = 1, tem-se: S = (ABD + A BD)(B + C D + C A) + A D. Aplicando a propriedade distributiva e sabendo-se que XX = X e que XX = 0, obtem-se: S = ABD + A(D + DB C ). Sabendo-se que X + XY = X + Y , obtem-se: S = ABD + A D + A B C.

CAP ITULO 4. Exemplo 34 Simplique a express ao abaixo, utilizando a Algebra de Boole:

58

S = [(B + C + D)(A + B + C ) + C ] + A BC + B (A + C ). Aplicando o teorema de De Morgan, tem-se que: S = [(B C D)(A B C ) + C ] + A BC + B A C. Sabendo-se que X = X , XX = 0 e que 0X = 0, tem-se que: S = [0 + C ] + A BC + B A C. Aplicando a propriedade distributiva e sabendo-se que 0 + C = C , tem-se: S = C + A B (C + C ). Sabendo-se que X + X = 1 e que X 1 = X , tem-se: S = C + A B.

CAP ITULO 4.

59

4.5

Universalidade das portas NAND

Todos os sistemas digitais podem ser constru dos a partir de portas fundamentais AND, OR e NOT. Devido ao baixo custo, as portas NAND s ao amplamente usadas para substituir as portas AND, OR e NOT. Considere a seguinte express ao, escrita na forma de somas de produtos (express ao de termos m nimos): Y = AB + CD + E. O circuito l ogico AND-OR, correspondente a esta express ao, e dado por:
A B C D Y= AB + CD + E

O mesmo circuito l ogico acima pode ser projetado, empregando-se apenas portas NAND. Para isso, basta colocar um c rculo na sa da das portas AND e um c rculo nas entradas da porta OR. O acr escimo destes c rculos indica que os sinais sofreram uma dupla invers ao, n ao alterando, portanto, o resultado nal. O circuito l ogico equivalente ao circuito acima, mas com apenas portas NAND e o seguinte:
A B C D NAND E inversor Y= AB + CD + E

Tamb em deve ser vericado se os n veis l ogicos permaneceram compat veis, ap os a inclus ao dos c rculos inversores. Caso haja alguma altera c ao nos n veis l ogicos, isso pode ser corrigido atrav es do acr escimo ou exclus ao de inversores no circuito. Na gura anterior, uma das entradas da porta OR n ao e proveniente da sa da de uma porta AND. Assim, o acr escimo de um c rculo na entrada da porta OR precisa ser compensado com o acr escimo de um inversor no circuito. Note que o circuito anterior possui uma porta OR com entradas invertidas. Pelo teorema de De Morgan, sabe-se que a porta OR com entradas invertidas e equivalente a uma porta NAND.

CAP ITULO 4.

60

4.6

Universalidade das portas NOR

Na se ca o anterior, foi mostrado que a porta NAND pode ser utilizada como porta universal para substituir as portas AND, OR e NOT. No caso anterior as express oes eram escritas na forma de somas de produtos (express ao de termos m nimos). Todavia, quando a express ao e escrita na forma de produtos de somas (express ao de termos m aximos), a porta NOR e mais adequada para funcionar como porta universal na constru ca o dos circuitos l ogicos. O procedimento para convers ao de uma express ao booleana na forma de produtos de somas em um circuito NOR e semelhante ao utilizado na l ogica NAND. Considere a seguinte express ao l ogica, escrita na forma de produtos de somas: Y = (A + B )(C + D)E. O circuito l ogico AND-OR, correspondente a esta express ao, e dado por:
A B C D Y=(A+B)(C+D)E

O mesmo circuito anterior pode ser projetado, empregando-se apenas portas NOR. Para isso, basta colocar um c rculo na sa da das portas OR e um c rculo nas entradas da porta AND. O acr escimo destes c rculos indica que os sinais sofreram uma dupla invers ao, n ao alterando, portanto, o resultado nal. Por u ltimo, deve ser vericado se os n veis l ogicos permaneceram compat veis, ap os a inclus ao dos c rculos inversores. Caso haja alguma altera ca o nos n veis l ogicos, isso pode ser corrigido atrav es do acr escimo ou exclus ao de inversores no circuito. Na gura acima, uma das entradas da porta AND n ao e proveniente da sa da de uma porta OR. Assim, o acr escimo de um c rculo na entrada da porta AND precisa ser compensado com o acr escimo de um inversor no circuito. O circuito l ogico equivalente ao circuito acima, mas com apenas portas NOR e o seguinte:
A B C D NOR E inversor Y=(A+B)(C+D)E

CAP ITULO 4.

61

Note que o circuito anterior possui uma porta AND com entradas invertidas. Pelo teorema de De Morgan, sabe-se que a porta AND com entradas invertidas e equivalente a uma porta NOR. Neste circuito, o inversor tamb em e constru do com uma porta NOR. Isso e realizado atrav es de uma liga ca o das duas entradas da porta NOR no mesmo ponto.

4.7

Exerc cios

Exerc cio 30 Quest ao do prov ao 1998 Um sistema e composto de tr es dispositivos similares e funciona, de maneira adequada, se pelo menos dois destes dispositivos operarem corretamente. O funcionamento dos dispositivos e representado pelas vari aveis l ogicas X, Y e Z, as quais assumem o valor l ogico 1 quando o dispositivo correspondente falha, e 0 quando opera corretamente. Determine a express ao da vari avel l ogica W, que representa o funcionamento do sistema (W=1 para o inadequado e W=0 para o adequado), em fun c ao das vari aveis X, Y e Z, considerando: a) soma de produtos e sua express ao simplicada; b) produto de somas l ogicas.

Exerc cio 31 Dada a tabela da verdade abaixo. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 0 0 1 1 0 1 0 1

a) Escreva as express oes booleanas como somas de produtos e como produtos de somas. b) Simplique cada uma da express oes obtidas. c) Desenhe o circuito l ogico simplicado.

CAP ITULO 4. Exerc cio 32 Dada a tabela da verdade abaixo: A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 1 0 1 1 1 0 1 0

62

a) Escreva as express oes booleanas como somas de produtos e como produtos de somas. b) Simplique cada uma da express oes obtidas.

Exerc cio 33 Dadas as express oes boolenas: + DE a) Y = AB + C b) Y = A + BC + D Desenhe um circuito AND, OR, NOT e depois desenhe o mesmo circuito com apenas portas NAND.

Exerc cio 34 Dadas as express oes boolenas: (D + E ) a) Y = (A + B )C (B + C )D b) Y = A Desenhe um circuito AND, OR, NOT e depois desenhe o mesmo circuito com apenas portas NOR.

Cap tulo 5

5.1

Mapas de Karnaugh de 2 vari aveis

O mapa de Karnaugh e um m etodo gr aco empregado para a simplica ca o de express oes l ogicas. Considere a tabela da verdade da porta OR abaixo.

A B Sa da Y 0 0 1 1 0 0 1 1 AB 0 1 AB 1 1 AB

As etapas de simplica c ao de uma express ao l ogica, usando um mapa de Karnaugh s ao as seguintes:

1. Escrever a express ao na forma de somas de produtos a partir da tabela da verdade. A express ao correspondente ` a tabela acima e: + AB + AB Y = AB

2. Para cada conjunto de vari aveis, submetido a uma opera c ao AND, deve ser colocado um 1 no quadrado apropriado do mapa de Karnaugh. O mapa de Karnaugh nada mais e que uma tabela da verdade escrita de uma maneira especial. Assim sendo, o n umero de 1s da coluna de sa da da tabela da verdade deve ser igual ao n umero de 1s do mapa.

63

CAP ITULO 5. Exemplo:

B A A 1 B 1 1

64

3. Tra car la cos em torno de grupos adjacentes de 1s no mapa. Exemplo:

B A A 1 B 1 1 elimina A

elimina B

4. Eliminar vari aveis. Quando uma vari avel e o seu complemento estiverem dentro de um la co, esta vari avel deve ser eliminada. dentro do No exemplo acima, o la co que elimina a vari avel A possui um A e um A mesmo la co. Assim sendo, a vari avel A deve ser eliminada, restando um grupo com apenas est a vari avel B . O outro la co elimina a vari avel B , pois um B e um B ao dentro do mesmo la co, restando assim, um grupo com apenas a vari avel A. 5. Submeter logicamente a uma opera ca o OR os grupos que restaram para formar a express ao simplicada. No exemplo acima, sobrou um grupo com a vari avel B (la co que elimina a vari avel A) e outro grupo com a vari avel A (la co que elimina a vari avel B ). Assim sendo, a express ao simplicada resultante e: Y =A+B

CAP ITULO 5. Exerc cio 35 Obtenha uma express ao simplicada para a tabela abaixo. A B 0 0 0 1 1 0 1 1 Solu c ao:
B A A 1 B 1 1

65

Sa da Y 1 1 0 1

+B Y=A

5.2

Mapas de Karnaugh de 3 vari aveis

Considere a tabela da verdade abaixo com 3 vari aveis de entrada (A, B, C). A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 0 1 1 1 0 1 0 1

BC A C AB ABC ABC ABC

As etapas de simplica ca o da express ao l ogica, usando o mapa de Karnaugh, s ao as seguintes: 1. Escrever a express ao na forma de somas de produtos a partir da tabela da verdade. A express ao correspondente ` a tabela acima e: BC + AB C + ABC + ABC. Y=A + ABC

CAP ITULO 5.

66

2. Desenhe o mapa, escolhendo duas vari aveis para nomear as linhas (A , B ) e uma para as colunas (C ). Forme todas as combina co es poss veis, de modo que cada vari avel de linha deve diferir da linha adjacente em apenas uma u nica vari avel, ou seja, B a primeira linha, a segunda linha pode ser nomeada como AB ou nomeando como A . Enrolando o mapa, a quarta linha se torna vizinha da primeira e como AB deve diferir desta em apenas uma u nica vari avel. A seguir, posicione 1s no mapa. Cinco 1s s ao posicionados no mapa. Cada n umero 1 corresponde a um grupo de vari aveis, submetido a uma opera ca o AND. Exemplo:
C AB AB AB AB 1 C 1 1 1 1

3. Tra car la cos em torno de grupos adjacentes de 1s no mapa. Os la cos s ao colocados em torno de grupos de oito, de quatro ou de dois 1s. Exemplo: dois la cos podem ser tra cados no mapa abaixo.
C AB AB AB AB 1 C 1 1 1 1

4. Eliminar vari aveis. Quando uma vari avel e o seu complemento estiverem dentro de um la co, esta vari avel deve ser eliminada. No exemplo anterior, o la co menor elimina . a vari avel C , pois existe dentro do mesmo la co uma vari avel C e o seu complemento C O la co maior elimina as vari aveis A e B , pois dentro deste la co se encontra a vari avel A e o seu complemento A e a vari avel B e o seu complemento B .

CAP ITULO 5.

67

5. Submeter logicamente a uma opera ca o OR os grupos que restaram para formar a e C. express ao simplicada. No exemplo anterior, sobraram os grupos com os termos AB Assim sendo, a express ao simplicada resultante e: + C. Y = AB

Exerc cio 36 Obtenha as express oes simplicadas correspondentes aos seguintes mapas de Karnaugh.

C AB AB AB AB 1 1

C AB AB 1 1 AB AB

C AB

C 1

C 1 AB AB AB

C 1 AB AB AB 1 AB

C 1

1 1

1 1

AB AB AB 1 1

1 1

AB

a)

b)

c)

d)

e)

Respostas: C + AC a) Y = A b) Y = B c) Y = B d) Y = BC e) Y = A B C + ABC + ABC . Observa co es: Nos casos c) e d) deve-se supor que que as bordas superior e inferior dos mapas est ao conectadas. Nestes casos, os mapas estariam enrolados, formando cilindros. Desse modo, pode-se eliminar as vari aveis A e C no mapa do item c) e a vari avel A no mapa do item d). No mapa de Karnaugh e) n ao h a grupos adjacentes de 1s. Portanto, nenhum la co pode ser tra cado e nenhuma simplica ca o e poss vel.

CAP ITULO 5.

68

5.3

Mapas de Karnaugh de 4 vari aveis

Considere a tabela da verdade abaixo com 4 vari aveis de entrada (A, B, C, D).
A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y 0 1 0 1 0 1 1 1 0 1 0 1 0 1 0 1

As etapas de simplica c ao da express ao l ogica para 4 vari aveis s ao as mesmas descritas anteriormente para 3 vari aveis: 1. Escrever a express ao na forma de somas de produtos a partir da tabela da verdade. A express ao correspondente ` a tabela acima e: B CD +A BCD CD + ABC Y=A + AB D CD + ABCD + ABCD. +ABCD + AB + ABCD

CAP ITULO 5.

69

2. Desenhe o mapa, escolhendo duas vari aveis para nomear as linhas (A , B ) e duas para as colunas (C , D). Forme todas as combina co es poss veis, de modo que cada vari avel de linha deve diferir da linha adjacente em apenas uma u nica vari avel. Enrolando o mapa, a quarta linha se torna vizinha da primeira e deve diferir desta em apenas uma u nica vari avel. A mesma regra e v alida para as colunas. A seguir, posicione 1s no mapa. Nove 1s devem ser posicionados no mapa. Cada n umero 1 corresponde a um grupo de vari aveis, submetido a uma opera ca o AND.

3. Tra car la cos em torno de grupos adjacentes de 1s no mapa. Os la cos s ao colocados em torno de grupos de oito, de quatro ou de dois 1s.
CD AB AB AB AB CD 1 1 1 1 CD 1 1 1 1 1 CD

4. Eliminar vari aveis. Quando uma vari avel e o seu complemento estiverem dentro de um la co, esta vari avel deve ser eliminada. O la co grande elimina as vari aveis A, B e C . O la co pequeno elimina a vari avel D.

5. Submeter logicamente a uma opera c ao OR os grupos que restaram para formar a express ao simplicada. No exemplo anterior, sobraram os grupos com os termos D e ABC . Assim sendo, a express ao simplicada resultante e: Y = D + ABC .

CAP ITULO 5.

70

Exerc cio 37 Obtenha as express oes simplicadas correspondentes aos seguintes mapas de Karnaugh.

CD AB AB AB AB 1 1

CD

CD

CD AB AB

CD

CD 1

CD 1

CD AB AB AB

CD 1 1 1 1

CD

CD

CD 1 1 1 1

1 1

1 1

AB AB 1 1

AB

a)

b)

c)

CD AB AB AB AB 1 1

CD

CD

CD 1 1 AB AB AB AB

CD 1

CD

CD

CD 1 AB AB AB

CD 1

CD

CD

CD 1 1

1 1

1 1

AB

d)

e)

f)

Solu c ao: C D a) Y = AC + A b) Y = BD c) Y = D D + ABCD d) Y = A D e) Y = B + AD +B D f) Y = CD D + BC + CD g) Y = A + B D + BC + BD h) Y = A + C

CD AB AB AB AB
1

CD

CD
1

CD 1
1

CD AB AB AB AB 1 1 1 1

CD

CD

CD

1 1

1 1

1 1

1 1

1 1

g)

h)

Observa co es: Na gura b), as bordas superior e inferior s ao consideradas como sendo conectadas com o prop osito de enla camento. Nas guras c) e d), as bordas esquerda e direita tamb em s ao consideradas como sendo conectadas. Nas guras e) e f), os cantos do mapa tamb em s ao considerados como sendo conectados, formando uma bola.

CAP ITULO 5.

71

5.4

Diagramas com condi co es irrelevantes (dont care)

A condi c ao irrelevante (dont care) X e uma situa ca o em que a sa da pode assumir 0 ou 1, indiferentemente. Deve-se adotar 0 ou 1 para X de modo a obter o melhor agrupamento, ou seja, a maior simplica c ao poss vel. Considere a tabela da verdade abaixo, usada para representar n umeros decimais de 0 a 9. Para representar este c odigo s ao necess arios apenas os n umeros bin arios entre 0000 e 1001. Os demais n umeros entre 1010 e 1111 n ao s ao usados para representar o c odigo. As sa das n ao usadas s ao irrelevantes, por em podem ter efeito de simplica c ao na express ao booleana.
Decimal 0 1 2 3 4 5 6 7 8 9 n ao usado n ao usado n ao usado n ao usado n ao usado n ao usado A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y 0 0 0 0 0 0 0 0 0 1 X X X X X X

A express ao booleana da tabela da verdade acima e dada por: CD . Y = AB

CAP ITULO 5.

72

No mapa de Karnaugh tra cado abaixo, as seis sa das n ao especicadas da tabela anterior est ao posicionadas com um X no mapa. Cada X no mapa pode valer 0 ou 1. Por em, estes valores podem ser considerados como 1s, e assim, usados para simplicar a express ao booleana. Lembrando que apenas grupos de dois, quatro e oito 1s ou Xs podem ser enla cados, tra cou-se o diagrama abaixo que permite eliminar 2 vari aveis: B e C .
CD AB AB AB AB X X 1 X X X X CD CD CD

Assim, a express ao booleana simplicada ca: Y = AD. Exerc cio 38 Projete um circuito l ogico que responder a com 1, quando n umeros pares decimais (0,2,4,6,8) aparecerem nas entradas bin arias. Escreva a express ao n ao simplicada e depois simplique a express ao, atrav es do mapa de Karnaugh. Tabela da verdade:
Decimal 0 1 2 3 4 5 6 7 8 9 n ao usado n ao usado n ao usado n ao usado n ao usado n ao usado A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y 1 0 1 0 1 0 1 0 1 0 X X X X X X

CAP ITULO 5. Express ao n ao simplicada:

73

B C D +A BC D + AB C D + ABC + AB C D . Y=A D

Mapa de Karnaugh:
CD AB AB AB AB 1 1 X 1 X X X CD CD CD 1 1 X X

Express ao simplicada:

. Y=D

Circuito l ogico:

Y=D

CAP ITULO 5.

74

Exerc cio 39 Escrever a express ao booleana simplicada correspondente a tabela da verdade abaixo.
A 0 0 0 0 0 0 0 0 1 1 B 0 0 0 0 1 1 1 1 0 0 C 0 0 1 1 0 0 1 1 0 0 D 0 1 0 1 0 1 0 1 0 1 Y 0 0 0 0 0 0 0 0 1 1

Solu c ao: Mapa de Karnaugh:

CD AB AB AB AB X 1

CD

CD

CD

X 1

X X

X X

Express ao simplicada: Y = A .

Cap tulo 6

6.1

Codica c ao

Existem v arios tipos de c odigos usados em sistemas digitais. A seguir, s ao apresentados alguns deles.

6.1.1

C odigo de Gray

Numa sequ encia de n umeros bin arios ocorre uma varia c ao de apenas um bit entre cada n umero. Possui aplica c oes em sistemas de medi c ao. Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Gray A B C 0 0 0 0 0 0 0 0 1 0 0 1 0 1 1 0 1 1 0 1 0 0 1 0 1 1 0 1 1 0 1 1 1 1 1 1 1 0 1 1 0 1 1 0 0 1 0 0

D 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0

75

CAP ITULO 6.

76

6.1.2

C odigo BCD 8421 - Binary Coded Decimal

Decimal BCD 2 22 A B 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0
3

0 1 2 3 4 5 6 7 8 9

8421 21 20 C D 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1

6.1.3

C odigo Excesso de 3

Corresponde ao bin ario somando-se 3 unidades (0011). Decimal 0 1 2 3 4 5 6 7 8 9 Excesso de 3 A B C D 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0

CAP ITULO 6.

77

6.1.4

C odigo Johnson

Usado em contadores. Decimal 0 1 2 3 4 5 6 7 8 9 A 0 0 0 0 0 1 1 1 1 1 Johnson B C D 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 0 0

E 0 1 1 1 1 1 0 0 0 0

6.1.5

C odigo 9876543210

Cada algarismo decimal est a associado a uma sa da. Decimal 0 1 2 3 4 5 6 7 8 9 9 0 0 0 0 0 0 0 0 0 1 8 0 0 0 0 0 0 0 0 1 0 7 0 0 0 0 0 0 0 1 0 0 6 0 0 0 0 0 0 1 0 0 0 5 0 0 0 0 0 1 0 0 0 0 4 0 0 0 0 1 0 0 0 0 0 3 0 0 0 1 0 0 0 0 0 0 2 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0

CAP ITULO 6.

78

6.2

Codicadores e decodicadores

Conforme foi estudado anteriormente, os sistemas digitais operam em apenas dois estados ou dois bits: 0 e 1. Como e dif cil para os seres humanos entenderem uma sequ encia longa de 0s e 1s, foram criados os conversores de c odigos, que transformam a linguagem das pessoas para a linguagem de m aquina e vice-versa, transformam a linguagem de m aquina para a das pessoas. Considere a gura abaixo, onde e representado o diagrama em blocos de uma calculadora.

Entrada 7 4 1 0 8 5 2 9 6 3 Codificador Processador Aritmtico Decodificador

Sada

Codicador e um circuito combinacional que transforma um c odigo conhecido pelas pessoas em um desconhecido. Como exemplo, pode-se citar o circuito da calculadora acima, que transforma uma entrada decimal numa sa da bin aria para que o circuito interno processe a opera ca o.

Decodicador e um circuito que faz o inverso, ou seja, transforma um c odigo desconhecido pelas pessoas num c odigo conhecido. No exemplo acima, e um circuito que recebe um resultado em bin ario e o transforma numa sa da decimal num mostrador compat vel.

6.2.1

Etapas de projeto

As etapas de projeto destes dispositivos s ao as seguintes: 1) constru c ao da tabela da verdade; 2) simplica c ao das express oes boolenas atrav es dos mapas de Karnaugh; 3) desenho do circuito l ogico a partir das express oes booleanas simplicadas.

CAP ITULO 6.

79

6.3

Decodicador bin ario para decimal

Na gura abaixo e apresentado um decodicador com 3 entradas bin arias e 8 sa das. Para um determinado c odigo bin ario de 3 bits de entrada, apenas uma sa da e ativada, que corresponde aos decimais de 0 a 710 .
O0 = C B A

O1 = C B A

O2 = C B A

O3 = C B A

O4 = C B A

O5 = C B A

O6 = C B A

O7 = C B A C B A

A tabela da verdade deste decodicador e apresentada a seguir. C B 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 A 0 1 0 1 0 1 0 1 O7 0 0 0 0 0 0 0 1 O6 0 0 0 0 0 0 1 0 O5 0 0 0 0 0 1 0 0 O4 0 0 0 0 1 0 0 0 O3 0 0 0 1 0 0 0 0 O2 0 0 1 0 0 0 0 0 O1 0 1 0 0 0 0 0 0 O0 1 0 0 0 0 0 0 0

CAP ITULO 6.

80

6.4
6.4.1

Decodicadores de circuitos integrados

Decodicador 74ALS138

O esquema do decocador 74ALS138 e apresentado na gura abaixo.

E1 E2 E3

A2 A1 A0 Decodificador 74ALS138 O7 O6 O5 O4 O3 O2 O1 O0

Este decodicador possui 8 sa das O0 a O7 , que funcionam de acordo com o c odigo bin ario de 3 bits, aplicado nas entradas A2 , A1 e A0 . Devido aos inversores presentes em cada uma das 8 sa das O0 a O7 , estas s ao ativadas no n vel 0, ao inv es de serem ativadas no n vel 1. Por exemplo, a entrada A2 A1 A0 = 100 fornece O4 = 0, sendo que as demais sa das cam no n vel 1. As entradas E 1 , E 2 e E3 servem para habilitar ou desabilitar o funcionamento do circuito integrado. De acordo com a tabela abaixo, o decodicador funciona apenas quando E 1 = E 2 = 0 e E3 = 1. Caso estas entradas sejam diferentes, todas as 8 sa das do decodicador estar ao desabilitadas, ou seja, cam no n vel 1.
E1 0 1 X X E2 0 X 1 X E3 1 X X 0 Sa das A sa da correspondente ao c odigo A2 A1 A0 e igual a 0. Demais sa das iguais a 1. Decodicador desabilitado. Todas as sa das iguais a 1. Decodicador desabilitado. Todas as sa das iguais a 1. Decodicador desabilitado. Todas as sa das iguais a 1.

6.4.2

Expans ao de decodicadores

As entradas E 1 , E 2 e E3 podem ser usadas para expandir a capacidade dos decodicadores. Um decodicador de 32 bits com 5 entradas A4 A3 A2 A1 A0 pode ser constru do a partir de 4 decodicadores de 8 bits com 3 entradas A2 A1 A0 , de acordo com o esquema de liga co es da gura a seguir.

CAP ITULO 6.
A0 A1 A2 A3 A4 1 0 0 0

81

A2 A1 A0

Enable

A2 A1 A0

Enable

A2 A1 A0

Enable

A2 A1 A0

Enable

Decodificador D1 74ALS138 O0 O1 O2 O3 O4 O5 O6 O7

Decodificador D2 74ALS138 O8 O9 O10 O11 O12 O13 O14 O15

Decodificador D3 74ALS138 O16 O17 O18 O19 O20 O21 O22 O23

Decodificador D4 74ALS138 O24 O25 O26 O27 O28 O29 O30 O31

Os bits A4 A3 determinam qual decodicador vai estar habilitado e os bits de entrada A2 A1 A0 ativam as respectivas sa das de acordo com a tabela abaixo.
Decodicador D1 D2 D3 D4 A4 0 0 0 0 1 1 1 1 A3 0 0 1 1 0 0 1 1 A2 0 1 0 1 0 1 0 1 A1 0 1 0 1 0 1 0 1 A0 0 1 0 1 0 1 0 1 Decimal 0 7 8 15 16 23 24 31

6.4.3

Decodicador BCD para decimal

O circuito intergrado 7442 e um decodicador com 4 entradas A3 A2 A1 A0 do c odigo BCD e 10 sa das de O0 a O9 , correspondentes aos decimais de 0 a 9. Conforme a tabela abaixo, cada sa da vai para o n vel 0 apenas quando a entrada BCD correspondente for aplicada. Para combina co es inv alidas das entradas (1010 a 1111), todas as sa das cam no n vel 1.
A3 0 0 0 0 0 0 0 0 1 1 A2 0 0 0 0 1 1 1 1 0 0 A1 0 0 1 1 0 0 1 1 0 0 A0 0 1 0 1 0 1 0 1 0 1 O0 0 1 1 1 1 1 1 1 1 1 O1 1 0 1 1 1 1 1 1 1 1 O2 1 1 0 1 1 1 1 1 1 1 O3 1 1 1 0 1 1 1 1 1 1 O4 1 1 1 1 0 1 1 1 1 1 O5 1 1 1 1 1 0 1 1 1 1 O6 1 1 1 1 1 1 0 1 1 1 O7 1 1 1 1 1 1 1 0 1 1 O8 1 1 1 1 1 1 1 1 0 1 O9 1 1 1 1 1 1 1 1 1 0

CAP ITULO 6.

82

6.5

Projeto de decodicador com sa da em display de 7 segmentos

Deseja-se projetar um decodicador que transforme 2 entradas bin arias (A e B) numa sequ encia de 4 n umeros decimais (0, 1, 2 e 3) para serem mostrados em um display de 7 segmentos. A gura abaixo apresenta um esquema de liga co es de um decodicador deste tipo.
a b c d e f g a f e d g b c

A Decodificador B

Para projetar um decodicador deste tipo, basta vericar quais s ao os segmentos que devem ser acesos, quando uma determinada entrada bin aria for aplicada nas entradas A e B do decodicador. Note que no projeto deste decodicador existem 2 entradas (A,B) e 7 sa das (a,b,c,d,e,f,g). Supondo-se que os segmentos do display s ao acesos no n vel l ogico 1, a tabela da verdade para este problema e dada por:

Display
a f e d b b

Entradas A B a b

Sadas c d e f g

0
c

0
c

a g e d a g b c d b

CAP ITULO 6.

83

A partir da tabela da verdade anterior, as express oes booleanas simplicadas de cada uma das 7 sa das podem ser determinadas atrav es dos seguintes mapas de Karnaugh:
B A A 1 1 1 B A A B 1 B 1 1 c=A+B B A A f=AB 1 B A A 1 g=A 1 B B A A B 1 1 e=B B

a=d=A+B

Note atrav es da tabela da verdade que b=1, ou seja, o segmento b est a sempre aceso, qualquer que sejam as entradas (A,B). A partir das express oes simplicadas acima, o circuito l ogico do decodicador resulta como:

a 1 b c d e f g

CAP ITULO 6.

84

No decodicador projetado anteriormente, foi suposto que cada segmento do display acende quando um n vel l ogico 1 e aplicado nas entradas a,b,c,d,e,f,g do display. Este tipo de display e chamado de catodo comum, pois os catodos dos diodos que comp oe os LEDs (Light Emitting Diodes) do display est ao interligados. H a tamb em o display que acende quando um n vel l ogico 0 e aplicado em suas entradas a,b,c,d,e,f,g. Este tipo de display recebe o nome de anodo comum, pois do mesmo modo, os anodos dos diodos que comp oe os LEDs do display est ao interligados. Numa montagem pr atica e tamb em necess ario ligar resistores entre as sa das do decodicador e os segmentos do display. Isto e necess ario para limitar a corrente el etrica que passa pelos segmentos do display. Na gura abaixo s ao apresentadas as liga c oes de um decodicador comercial (7447A) num display de 7 segmentos do tipo anodo comum, o qual acende quando um n vel l ogico 0 e aplicado nas entradas (a,b,c,d,e,f,g). Note que as sa das do decodicador possuem um pequeno c rculo, que indica a presen ca de inversores.
+5V
0

Vcc A B C D GND Decodificador BCD / 7 segmentos (7447A)

2 2

1 2 3

a b c d e f g 220

a b c d e f g

a f e d Anodo comum +5V g b c

Outro tipo de display, comumente usado em equipamentos eletr onicos, e o display de cristal l quido. As vantagens deste tipo de display sobre o display do tipo LED s ao: baixo consumo de energia e vida u til mais longa. As desvantagens do display de crital l quido sobre o display do tipo LED s ao: tempo de chaveamento mais lento dos segmentos e necessidade de luz ambiente para visualiza c ao.

CAP ITULO 6.

85

Os displays de 7 segmentos podem ser usados para escrever caracteres ou formar palavras-chaves. A gura abaixo mostra algumas possibilidades de caracteres.

6.6

Exerc cios

arias para escrever num display Exerc cio 40 Projete um decodicador com entradas bin de 7 segmentos do tipo catodo comum os seguintes caracteres:

caractere

caso

Solu c ao: Os caracteres devem ser escritos num display de 7 segmentos. Portanto, 7 sa das devem ser consideradas. Como existem 8 caracteres, este problema pode ser resolvido com 3 entradas.

CAP ITULO 6. A tabela da verdade para este problema e dada por: Entradas A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Sa das b c d e 0 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 0 0 0 1 1 0 0 1 1

86

a 0 1 1 1 1 0 0 1

f 1 1 1 1 1 0 1 1

g 1 0 1 0 0 0 1 1

A partir da tabela da verdade acima, as express oes booleanas simplicadas de cada uma das 7 sa das podem ser determinadas atrav es dos seguintes mapas de Karnaugh:
C AB AB AB AB 1 1 C 1 1 1 AB AB AB AB 1 1 1 C C 1 1 AB AB AB AB 1 1 C 1 1 C 1 1

a=AC+AB+BC+ABC C AB AB AB AB 1 1 1 1 C 1

b=AC+AB+AB C AB AB AB AB 1 1 1 1 e=A+B+C=f C 1 1 1 AB AB AB AB

c=A+B C 1 1 1 1 C

d=AB+AC+AB

g=AC+AB

CAP ITULO 6.

87

e f g

CAP ITULO 6.

88

Exerc cio 41 Deseja-se instalar um sistema autom atico de sem aforos no cruzamento de duas ruas A e B, com as seguintes caracter sticas: quando houver carros transitando somente na rua B, o sem aforo B deve estar verde; quando houver carros transitando somente na rua A, o sem aforo A deve estar verde; quando houver carros transitando nas ruas A e B, o sem aforo A deve estar verde, pois a rua A e preferencial. Projete um circuito l ogico para resolver este problema.

semforo A semforo B rua A semforo B

rua B

semforo A

Solu c ao: Primeiramente, deve-se construir uma tabela da verdade que envolva todas as situa co es poss veis. Vari aveis de Entrada Rua A Rua B Exist encia de carro A=1 B=1 Aus encia de carro A=0 B=0

Sa das - Sem aforos Sem aforo Sem aforo Sem aforo Sem aforo A Verde A Vermelho B Verde B Vermelho Aceso VA = 1 VmA = 1 VB = 1 VmB = 1 Apagado VA = 0 VmA = 0 VB = 0 VmB = 0

Conven co es A B VA = 1 VmA = 0, VB = 0, VmB = 1 VB = 1 VmB = 0, VA = 0, VmA = 1

CAP ITULO 6. Como existem 2 entradas, 4 s ao as situa c oes poss veis:

89

Situa c ao 0: A = 0 e B = 0. Neste caso n ao h a carros nas ruas. Assim, tanto faz qual sem aforo estar a aberto. Ser a adotado que o sem aforo B estar a verde. Da conven ca o B, tem-se que: VB = 1 VmB = 0, VA = 0, VmA = 1 .

Situa c ao 1: A = 0 e B = 1. Neste caso h a carros apenas na rua B. Assim, o sem aforo B deve estar verde. Da conven c ao B, tem-se que: VB = 1 VmB = 0, VA = 0, VmA = 1 .

Situa c ao 2: A = 1 e B = 0. Neste caso h a carros apenas na rua A. Assim, o sem aforo A deve estar verde. Da conven c ao A, tem-se que: VA = 1 VmA = 0, VB = 0, VmB = 1 .

Situa c ao 3: A = 1 e B = 1. Neste caso h a carros em ambas as ruas. Como a rua A e preferencial, o sem aforo A deve estar verde. Da conven c ao A, tem-se que: VA = 1 VmA = 0, VB = 0, VmB = 1 .

A tabela da verdade resultante e dada por: Situa ca o 0 1 2 3 A B 0 0 0 1 1 0 1 1 VA 0 0 1 1 VmA 1 1 0 0 VB 1 1 0 0 VmB 0 0 1 1

CAP ITULO 6. Simplica c ao atrav es de mapas de Karnaugh:

B A A 0 1 VA B A A 1 0 VB B 1 0 A A B 0 1 B 0 1 A A B 1 0 B 1 0 V mA B 0 1 V mB

90

. Pelos mapas de Karnaugh acima, obtem-se que: VA = VmB = A e VB = VmA = A Assim, o circuito l ogico resultante e o seguinte:
A VA VmB VB VmA

CAP ITULO 6.

91

Exerc cio 42 Elabore um circuito l ogico para encher ou esvaziar um tanque industrial por meio de duas eletrov alvulas, sendo uma para a entrada de l quido EE e outra para o escoamento de sa da ES . Quando o l quido atinge o n vel m aximo do tanque, um sensor A envia um sinal para o circuito l ogico. Abaixo do n vel m aximo o sensor A n ao envia sinal algum. H a ainda um bot ao interruptor B , que atua nas eletrov alvulas para encher ou esvaziar o tanque. O esquema do tanque est a representado na gura abaixo:
Eletrovlvula de entrada E E A Circuito lgico

Eletrovlvula de sada E S

Solu c ao: Vari aveis de Entrada Ligado Bot ao Interruptor (B ) B=1 Presen ca de L quido Sensor de N vel (A) A=1 Sa das Eletrov alvulas de entrada EE de sa da ES Ligada EE = 1 ES = 1 Desligada EE = 0 ES = 0 Desligado B=0 Aus encia de L quido A=0

Como existem 2 entradas, 4 s ao as situa c oes poss veis: Situa c ao 0: B = 0 e A = 0 . Nesta situa ca o o bot ao est a desligado e o tanque n ao est a com l quido no n vel m aximo. O circuito n ao deve ligar a eletrov alvula de entrada, mas deve ligar a eletrov alvula de sa da para o escoamento total do l quido remanescente abaixo do n vel do sensor. Assim: EE = 0, ES = 1 . Situa c ao 1: B = 0 e A = 1 . Nesta situa ca o o bot ao est a desligado, por em o sensor est a detectando l quido no n vel m aximo do tanque. Portanto, somente a eletrov alvula de sa da deve ser ligada. Assim: EE = 0, ES = 1 .

CAP ITULO 6.

92

Situa c ao 2: B = 1 e A = 0 . O bot ao est a ligado e o tanque n ao est a cheio. Logo, o circuito deve ligar apenas a eletrov alvula de entrada. Assim: EE = 1, ES = 0 . Situa c ao 3: B = 1 e A = 1 . O bot ao est a ligado e o tanque est a cheio. Logo, nenhuma das eletrov alvulas devem ser ligadas. Assim: EE = 0, ES = 0 .

A tabela da verdade resultante e dada por: Situa c ao 0 1 2 3 B 0 0 1 1 A 0 1 0 1 EE 0 0 1 0 ES 1 1 0 0

A sa da EE n ao pode ser simplicada e e obtida diretamente da tabela da verdade, ou . seja, EE = B A A sa da ES pode ser simplicada atrav es do seguinte mapa de Karnaugh:
B A A 1 1 B 0 0

. Assim: ES = B O circuito l ogico resultante e dado por:

A B

EE ES

CAP ITULO 6.

93

6.7

Exerc cios

Exerc cio 43 Projete um decodicador com entradas bin arias para escrever num display de 7 segmentos do tipo catodo comum os seguintes caracteres:

caractere

caso

Exerc cio 44 Projete um circuito l ogico que possui uma chave A de entrada, que seleciona outras 2 entradas digitais I0 e I1 . De acordo com o n vel l ogico aplicado na chave seletora A, o sinal na entrada I0 ou na entrada I1 e transmitido para a sa da S . O esquema do circuito l ogico e o seguinte:

I0 I1

Circuito Lgico A

Exerc cio 45 Deseja-se projetar um decodicador que transforme as entradas bin arias (A, B, C, D) do c odigo BCD, numa sequ encia de n umeros decimais de 0 a 9 para serem mostrados em um display de 7 segmentos. A gura abaixo apresenta um esquema de liga c oes de um decodicador deste tipo.

A B C D Decodificador BCD / 7 segmentos

a b c d e f g

a f e d g b c

Cap tulo 7

7.1

Produtos can onicos

Conforme foi estudado, n vari aveis booleanas possibilitam 2n combina c oes numa tabela da verdade. Essas combina co es s ao chamadas de produtos can onicos. 2 No caso de 2 vari aveis booleanas, existem 2 = 4 produtos can onicos, que s ao apresentados na tabela abaixo. A B 0 0 0 1 1 0 1 1 Produtos can onicos B P0 = A P1 = AB P2 = AB P3 = AB

Na gura abaixo, e apresentado o circuito gerador de produtos can onicos para o caso de 2 vari aveis booleanas. Para gerar os produtos can onicos foram usadas 22 = 4 portas E com 2 entradas cada.
P0 = A B

P1 = A B

P2 = A B

P3 = A B A B

Analogamente, no caso de n vari aveis booleanas, o circuito gerador de produtos n can onicos e composto de 2 portas E com n entradas cada. 94

CAP ITULO 7.

95

7.2

Multiplexadores e demultiplexadores

Multiplexadores e demultiplexadores s ao circuitos l ogicos muito utilizados na transmiss ao de dados. Na gura abaixo, est a representado um esquema de transmiss ao de 8 bits, atrav es de um u nico canal ou linha de transmiss ao (o).

I0 I1 I2 I3 I4 I5 I6 I7

MUX

E Linha de Transmisso

DEMUX

S0 S1 S2 S3 S4 S5 S6 S7 C

Contador de 0 a 7

Contador de 0 a 7

O sistema da gura acima efetua a transmiss ao dos bits, existentes nos canais de entrada I0 a I7 , atrav es de um u nico o, reproduzindo os valores das entradas I0 a I7 nas sa das S0 a S7 . Para efetuar essa transmiss ao de dados, atrav es de um u nico canal ou o, e necess ario o emprego de circuitos multiplexadores (MUX) e demultiplexadores (DEMUX). Os circuitos multiplexadores selecionam cada uma das entradas I0 a I7 , transferindo os seus valores para a sa da E. Os valores das entradas I0 a I7 s ao selecionados a partir de um contador. De acordo com o valor da sa da do contador, uma determinada entrada e transferida serialmente para a sa da E do MUX. Os circuitos demultiplexadores fazem o inverso, ou seja, de acordo com o estado das sa das do contador, os bits do canal E s ao separados novamente para os canais de sa da S0 a S7 . Para que os bits de entrada I0 a I7 sejam transmitidos para as sa das S0 a S7 e necess ario que haja um sincronismo entre os contadores, ou seja, as sa das A, B e C dos contadores devem estar simultaneamente no mesmo estado de contagem.

CAP ITULO 7.

96

7.3

Multiplexadores

S ao circuitos que permitem enviar informa c oes provenientes de v arios canais, atrav es de um s o canal ou o. Um multiplexador de N entradas funciona como uma chave seletora, conforme e mostrado na gura a seguir.

I0 I1 I2 I3 I4 I N-1

S chave seletora

O esquema de um multiplexador com N entradas est a representado na gura abaixo.

Entradas

I0 I1 I2

MUX

Sada Multiplexada

I N-1 A B C

Seletor de entradas

O seletor de entradas tem a nalidade de indicar qual canal de entrada deve ter a sua informa ca o transferida para a sa da S.

CAP ITULO 7.

97

7.3.1

Multiplexador com 2 entradas

O esquema de um multiplexador com 2 entradas ( I0 , I1 ) e uma entrada de sele ca o A est a representado na gura abaixo.

I0 MUX I1 S

A tabela da verdade de um circuito multiplexador com 2 entradas ( I0 , I1 ) e uma entrada de sele c ao A e apresentada a seguir.

A 0 1

S I0 I1

Quando a entrada de sele ca o A vale 0, a entrada I0 deve ser transferida para a sa da S. Por outro lado, quando a entrada de sele c ao A vale 1, e a entrada I1 que deve ser transferida para a sa da S.

O circuito l ogico correspondente est a representado na gura abaixo.

I0

I1 A multiplexador

CAP ITULO 7.

98

7.3.2

Multiplexador com 4 entradas

Um circuito multiplexador com 4 entradas ( I0 a I3 ) possui 2 entradas de sele ca o ( A e B ). O esquema simplicado deste circuito e apresentado na gura abaixo.
I0 I1 I2 I3

MUX

A tabela da verdade simplicada para este multiplexador e apresentada a seguir. A B 0 0 0 1 1 0 1 1 S I0 I1 I2 I3

Pelo tabela da verdade acima, as entradas I0 , I1 , I2 e I3 s ao transmitidas para a sa da S de acordo com as entradas de sele c ao A e B. O circuito multiplexador com 4 entradas e apresentado na gura abaixo.
gerador de produtos cannicos

I0

I1 S I2

I3 A B

CAP ITULO 7.

99

7.3.3

Esquema geral de um multiplexador

O esquema geral de um multiplexador e apresentado na gura abaixo.

I0

I1

I2

I N-1

gerador de produtos cannicos

Para transferir 2N entradas de dados ( I0 a IN1 ) s ao necess arios N seletores de entrada ( A, B, C, . . . ).

CAP ITULO 7.

100

7.3.4

Expans ao de multiplexadores

Multiplexadores com maior quantidade de canais de entrada podem ser obtidos a partir de multiplexadores com menor quantidade de canais. Na gura abaixo e apresentado o esquema de um multiplexador com 4 canais de entrada, constru do a partir de 3 multiplexadores com 2 canais.

MUX de 4 canais I0 MUX 1 I1 S0 MUX 3 I2 MUX 2 I3 S1 S

A tabela da verdade simplicada para este multiplexador e apresentada a seguir.

A B 0 0 0 1 1 0 1 1

S0 I0 I1 I0 I1

S1 I2 I3 I2 I3

S I0 I1 I2 I3

CAP ITULO 7.

101

Na gura abaixo e apresentado o esquema de um multiplexador com 16 canais de entrada, constru do a partir de 3 multiplexadores com 8 canais.
I0 I1 I2 I3 I4 I5 I6 I7 MUX de 16 canais

MUX 1 S0

MUX 3 I8 I9 I 10 I 11 I 12 I 13 I 14 I 15

S1 MUX 2

A tabela da verdade simplicada para este multiplexador e apresentada a seguir.

A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 S0 I0 I1 I2 I3 I4 I5 I6 I7 I0 I1 I2 I3 I4 I5 I6 I7 S1 I8 I9 I10 I11 I12 I13 I14 I15 I8 I9 I10 I11 I12 I13 I14 I15 S I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15

CAP ITULO 7.

102

7.4

Demultiplexadores

S ao circuitos que desempenham fun c ao inversa a dos multiplexadores, ou seja, enviam informa c oes provenientes de um u nico canal, para v arios canais de sa da, conforme mostrado na gura abaixo.

entrada E

I0 I1 I2 I3 I4 I N-1

O esquema de um demultiplexador com N sa das est a representado na gura abaixo.

Entrada E Multiplexada

DEMUX

I0 I1 I2

Sadas Demultiplexadas

I N-1 A B C

Seletor de entradas

O seletor de entradas tem a nalidade de indicar para qual canal de sa da a informa ca o da entrada E deve ser transferida.

CAP ITULO 7.

103

7.4.1

Demultiplexador com 2 entradas

O esquema simplicado de um demultiplexador com 2 sa das est a representado na gura abaixo.

I0 E DEMUX I1 A

A tabela da verdade deste circuito e apresentada a seguir. A 0 0 1 1 E 0 1 0 1 I0 0 1 0 0 I1 0 0 0 1

I0 = AE I1 = AE

A tabela da verdade acima pode ser representada simplicadamente pela tabela abaixo. A I0 0 E 1 0 I1 0 E

Quando a entrada de sele ca o A vale 0, a entrada E e transferida para a sa da I0 , com a sa da I1 valendo 0. Por outro lado, quando a entrada de sele c ao A vale 1, a entrada E e transferida para a sa da I1 , com a sa da I0 valendo 0. O circuito l ogico que efetua a fun ca o de um demultiplexador de 2 sa das e apresentado na gura abaixo.

I0 E I1 A Demultiplexador

CAP ITULO 7.

104

7.4.2

Demultiplexador com 4 sa das

Um circuito demultiplexador com 4 sa das ( I0 a I3 ) possui 2 entradas de sele c ao ( A e B ). O esquema simplicado do circuito e apresentado na gura abaixo.

DEMUX

I0 I1 I2 I3

Uma representa c ao simplicada para a tabela da verdade e apresentada a seguir. A 0 0 1 1 B 0 1 0 1 I0 E 0 0 0 I1 0 E 0 0 I2 0 0 E 0 I3 0 0 0 E

entrada entrada entrada entrada

E E E E

e transmitida e transmitida e transmitida e transmitida

para para para para

I0 , I1 , I2 , I3 ,

com com com com

I1 I0 I0 I0

= I2 = I2 = I1 = I1

= I3 = I3 = I3 = I2

=0 =0 =0 =0

As express oes para o demultiplexador com 4 sa das s ao dadas por: BE I0 = A I1 = ABE I2 = ABE I3 = ABE O circuito demultiplexador correspondente est a representado na gura abaixo.
gerador de produtos cannicos

I0

I1

I2

I3 A B

CAP ITULO 7.

105

7.4.3

Esquema geral de um demultiplexador

O esquema geral de um demultiplexador e apresentado na gura abaixo.

P0 E P1 I1 P2 I2 I0

PN-1 I N-1

gerador de produtos cannicos

Um demultiplexador com 2N sa das ( I0 a IN1 ) necessita de N seletores de entrada ( A, B, C, . . . ).

CAP ITULO 7.

106

7.4.4

Expans ao de demultiplexadores

Demultiplexadores com maior quantidade de canais de entrada podem ser obtidos a partir de demultiplexadores com menor quantidade de canais. Na gura abaixo e apresentado o esquema de um demultiplexador com 4 canais de entrada, constru do a partir de 3 demultiplexadores com 2 canais.

DEMUX de 4 canais S0 I0 DEMUX I1 E DEMUX

S1

I2 DEMUX I3

A tabela da verdade simplicada para este demultiplexador e apresentada a seguir.

A B 0 0 0 1 1 0 1 1

S0 E E 0 0

S1 0 0 E E

I0 E 0 0 0

I1 0 E 0 0

I2 0 0 E 0

I3 0 0 0 E

CAP ITULO 7.

107

7.5

Transmiss ao de dados

Multiplexadores e demultiplexadores s ao muito usados na transmiss ao de dados, que pode basicamente ser realizada de duas maneiras: s erie e paralela.

7.5.1

Transmiss ao s erie

usada em longas dist E ancias atrav es de um u nico o. Na gura abaixo, e apresentado o esquema de uma transmiss ao s erie.

I0 MUX I1 A

S0 DEMUX S1 A

7.5.2

Transmiss ao paralela

usada em curtas dist E ancias, pois necessita m ultiplos os. Por em, permite uma transmiss ao mais r apida. Na gura abaixo, e apresentado o esquema de uma transmiss ao paralela.

I0 E DEMUX I1 MUX S

CAP ITULO 7.

108

7.5.3

Circuito gerador de paridade

Normalmente, na transmiss ao de dados e enviado um bit a mais, chamado bit de paridade (P). Este bit e fornecido por um circuito gerador de paridade e permite conferir se a transmiss ao de dados foi realizada corretamente. P=1 quando e transmitido um n umero par de bits iguais a 1. P=0 quando e transmitido um n umero mpar de bits iguais a 1.

Numa transmiss ao de 3 bits de dados (I0 , I1 e I2 ), tem-se a seguinte tabela da verdade. I2 0 0 0 0 1 1 1 1 I1 0 0 1 1 0 0 1 1 I0 0 1 0 1 0 1 0 1 P 1 0 0 1 0 1 1 0

A express ao booleana que representa a tabela da verdade acima e dada por:

P = I0

I1

I2

O circuito gerador do bit de paridade est a representado na gura abaixo.

III00 11 I I2 P
I2

CAP ITULO 7.

109

7.5.4

Circuito vericador de paridade

um circuito que verica se a transmiss E ao de dados foi realizada corretamente. A transmiss ao e considerada correta quando: forem recebidos um n umero par de bits iguais a 1 e quando P=1. forem recebidos um n umero mpar de bits iguais a 1 e quando P=0. Numa transmiss ao de 3 bits de dados (I0 , I1 e I2 ) e um bit de paridade (P) , tem-se a seguinte tabela da verdade.
I2 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 I1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 I0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 P 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 S 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1

Pela tabela da verdade acima foi suposto que: os dados s ao transmitidos corretamente quando S = 0. os dados s ao transmitidos incorretamente quando S = 1. A express ao booleana que representa a tabela da verdade acima e dada por:

S = I0

I1

I2

CAP ITULO 7. O circuito vericador de paridade est a representado na gura abaixo.

110

IIII010

P P

II20
P

7.6

Esquema de uma transmiss ao de 3 bits de dados

Na gura abaixo e apresentado o esquema de uma transmiss ao de 3 bits de dados (I0 , I1 e I2 ) e 1 bit de paridade (P).
I0 I1 I2 MUX E DEMUX I2 P P

I0 I1

P P

Para que o sistema funcione corretamente e necess ario que os seletores de entrada (A, B) funcionem de maneira sincronizada. Para que isso ocorra na pr atica, al em do bit de paridade s ao enviados outros bits para a sincroniza ca o do sistema.

CAP ITULO 7.

111

7.7

Exerc cios

Exerc cio 46 A gura abaixo apresenta a entrada seletora A e os sinais de entrada I0 e I1 de um multiplexador de 2 entradas. Desenhe o sinal multiplexado E de sa da.

A I0 I1

1 0 1 0 1 0

1 0

Exerc cio 47 A gura abaixo apresenta a entrada seletora A e o sinal de entrada E de um demultiplexador de 2 sa das. Desenhe os sinais demultiplexados I0 e I1 .

A E

1 0 1 0

I0 I1

1 0 1 0

Exerc cio 48 Desenhe com portas l ogicas o esquema de um multiplexador com 8 entradas. Exerc cio 49 Desenhe com portas l ogicas o esquema de um demultiplexador com 8 sa das. Exerc cio 50 Desenhe o esquema de um demultiplexador com 16 canais de sa da a partir de demultiplexadores com 8 canais de sa da.

Cap tulo 8

8.1
8.1.1

Soma bin aria

Meio somador

As regras para a adi ca o bin aria de 2 bits s ao: Regra 1 0 +0 0 Regra 2 0 +1 1 Regra 3 1 +0 1 Regra 4 1 +1 10

Na regra 4, tem-se que 1+1=10, ou seja, o 1 do resultado deve ser transportado para a o vai-um, tamb pr oxima coluna. E em chamado de transporte de sa da T s ou do ingl es carry-out Cout. Exemplo 35 Soma dos n umeros decimais 5+4=9 em bin ario: Decimal 5 +4 9 Bin ario 1 0 1 + 1 0 0 1 0 0 1

A tabela da verdade da soma de 2 n umeros bin arios de 1 bit e apresentada abaixo. Entradas A B 0 0 1 1 0 1 0 1 Sa das Soma Transporte S Ts 0 0 1 0 1 0 0 1

112

CAP ITULO 8.

113

A tabela da verdade anterior possui duas entradas (A , B ) e duas sa das (S , T s). A sa da S representa o resultado da soma e a sa da T s representa o vai-um ou transporte de sa da. Observando esta tabela, tem-se que as express oes booleanas das sa das em fun ca o das entradas s ao dadas por: S =AB T s = AB O circuito l ogico que representa estas express oes e apresentado na gura abaixo.
A B S

Ts

O circuito acima, chamado de meio-somador, e formado por uma porta Ou-Exclusivo e por uma porta E . Um diagrama em blocos deste circuito e apresentado na gura abaixo.
A B
meio somador

S Ts

8.1.2

Somador completo

Considere a soma dos n umeros abaixo:

Binrio 2 1 3 +3 6 +
2

Decimal

2 1

0 0 1

1 1 1

1 1 0

Na soma acima, uma nova situa ca o ocorre. Na coluna 20 , a soma de 1+1 gera um vaium para a coluna 21 . Desse modo na coluna 21 , deve-se somar 1+1+1, cujo resultado e 2 2 igual a 1, mas que gera tamb em um outro vai-um para a coluna 2 . Na coluna 2 , o vai-um e somado com 2 zeros, cujo resultado e 1. A soma nal vale 110, que e igual a 3+3=6 em decimal.

CAP ITULO 8. Assim, uma nova regra pode ser denida:

114

Regra 5 1 +1 1 11

Como um meio somador possui apenas 2 entradas, a regra 5 mostra que este circuito n ao ir a funcionar quando A=B=1 e houver tamb em um vem-um ou transporte de entrada resultante da soma anterior. Neste caso e preciso um circuito com 3 entradas. O circuito que resolve este problema e o somador completo. O somador completo possui 3 entradas, ou seja, as entradas A e B normais mais a entrada T e, que e o transporte de entrada resultante da soma anterior. O transporte de entrada em ingl es e chamado de carry in Cin. As sa das do somador completo s ao as mesmas sa das S e T s do meio somador. A tabela da verdade do somador completo e apresentada a seguir.

Entradas Vem-um A B Te 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

Sa das Soma Vai-um S Ts 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1

CAP ITULO 8.

115

Atrav es da tabela da verdade anterior, pode-se obter as express oes boolenas simplicadas das sa das atrav es dos seguintes mapas de Karnaugh.

Te AB AB AB AB 1 1

Te 1 AB AB 1 AB AB

Te

Te

1 1 1 1

S = A + B + Te

Ts = A Te + B Te + A B

O circuito l ogico do somador completo e apresentado na gura abaixo.

A B Te

Ts

Somador completo

Figura 8.1: Somador completo constru do a partir de portas l ogicas.

O circuito acima pode ser representado simplicadamente pelo bloco da gura abaixo.
A B Te
somador completo

S Ts

CAP ITULO 8.

116

O somador completo pode ser constru do a partir de 2 blocos meio somadores de acordo com a gura abaixo.

Te A B meio A + B

meio somador (A + B ) Te

S Ts

somador AB somador completo

Figura 8.2: Somador completo constru do a partir de dois meio somadores. Pela gura acima, tem-se que: S = A B Te e e + ABT e + AB = T s = (A B )T e + AB = ABT e) + ABT e = AB + BT e + ABT e= = B (A + AT e) + BT e = AB + AT e + BT e. = A(B + BT

8.1.3

Somador de 4 bits

Deseja-se montar um sistema em blocos de modo a realizar a seguinte soma de 2 n umeros de 4 bits: A4 A3 A2 A1 + B4 B3 B2 B1 S5 S4 S3 S2 S1 Para efetuar a soma dos bits A1 e B1 basta utilizar um meio somador, pois n ao existe vai-um ou transporte de entrada T e. Por em, para somar os demais bits e necess ario utilizar somadores completos, pois o transporte de entrada T e pode existir.

CAP ITULO 8.

117

Um somador de 4 bits e mostrado na gura abaixo. S ao usados 3 somadores completos e um u nico circuito meio somador. Note que o vai-um ou transporte de sa da T s do somador 1 e ligado na entrada T e (vai-um ou tranporte de entrada) do somador 2 e assim sucessivamente.

A4 B 4 Te

A3 B 3

A2 B 2 Te

A1 A

B1 B

Te

somador completo

somador completo

somador completo

meio somador

Ts

Ts

Ts

Ts

S5

S4

S3

S2

S1

Figura 8.3: Somador de 4 bits composto por 1 meio somador e por 3 somadores completos.

Exemplo 36 O somador abaixo realiza a seguinte soma: Decimal 13 +7 20 Bin ario 1 1 0 1 + 1 1 1 1 0 1 0 0

Te

Te

Te

somador completo

somador completo

somador completo

meio somador

Ts

Ts

Ts

Ts

Figura 8.4: Soma dos n umeros bin arios: 11012 + 1112 = 101002 .

CAP ITULO 8.

118

Para calcular a soma de n umeros bin arios de 4 bits foram utilizados um meio somador e 3 somadores completos. O mesmo c alculo pode ser realizado empregando-se 4 somadores completos, bastando para isso aplicar um n vel l ogico 0 na entrada T e do primeiro somador localizado ` a direita. O esquema de liga c oes e o seguinte:
A4 B 4 Te A3 B 3 A2 B 2 Te A1 B 1 0

Te

Te

somador completo

somador completo

somador completo

somador completo

Ts

Ts

Ts

Ts

S5

S4

S3

S2

S1

Figura 8.5: Somador de 4 bits composto por 4 somadores completos.

8.1.4

Somador de n bits

O somador anterior calcula a soma de 2 n umeros de 4 bits. Genericamente, para calcular a soma de 2 n umeros de n bits: An An1 A2 A1 + Bn Bn1 B2 B1 Sn+1 Sn Sn1 S2 S1 o seguinte somador pode ser constru do.

An B n Te

A n-1 B n-1

A2 B 2 Te

A1 A

B1 B

Te

somador completo

somador completo

somador completo

meio somador

Ts

Ts

Ts

Ts

S n+1 S n

S n-1

S2

S1

Figura 8.6: Somador de n bits.

CAP ITULO 8.

119

8.2

Exerc cios

Exerc cio 51 Calcule as seguintes somas bin arias: (a) 11 +11 (b) 110 +111 (c) 1010 +0110 (d) 1011 +1111 (e) 1111 +1111 (f) 111011 +011110

Exerc cio 52 Usando 1 meio somador e somadores completos, desenhe um circuito l ogico para calcular as somas bin arias do exerc cio anterior. Exerc cio 53 Resolva o exerc cio anterior usando apenas somadores completos. Exerc cio 54 Quais s ao as sa das S e T s do meio somador e do somador completo abaixo?
1 0 1 0 f e d c b a

A
meio

S Ts

somador

1 0 1 0 1 0 h g f e d c b a

A B Te
somador completo

S Ts

Cap tulo 9

9.1
9.1.1

Subtra c ao bin aria

Meio subtrator

As regras para a subtra ca o bin aria de 2 bits s ao as seguintes: Regra 1 0 0 0 Empr estimo 0 Regra 2 0 1 1 1 Regra 3 1 0 1 0 Regra 4 1 1 0 0

Na regra 2, tem-se que 0 1 = 1, ou seja, para realizar esta subtra c ao e necess ario realizar um empr estimo de um n umero 1.

Exemplo 37 Subtra c ao dos n umeros decimais 210 110 = 110 em bin ario:

Decimal 2 1 1

Binrio
emprstimo

01 0 0

10 1 1

120

CAP ITULO 9.

121

A tabela da verdade da diferen ca entre 2 n umeros bin arios de 1 bit e apresentada abaixo. Entradas A B 0 0 1 1 0 1 0 1 Sa das Diferen ca Empr estimo S Ts 0 0 1 1 1 0 0 0

A tabela da verdade acima possui duas entradas (A , B ) e duas sa das (S , T s). A sa da S representa o resultado da diferen ca e a sa da T s representa o empr estimo ou transporte de sa da. Observando esta tabela, tem-se que as express oes booleanas das sa das em fun ca o das entradas s ao dadas por: S =AB T s = AB O circuito l ogico que representa estas express oes e apresentado na gura abaixo.

A B

Ts

O circuito acima e chamado de meio-subtrator ou semi-subtrator. Um diagrama em blocos deste circuito e apresentado na gura abaixo.

A B

meio subtrator

S Ts

CAP ITULO 9.

122

9.1.2

Subtrator completo

O meio subtrator possibilita efetuar a subtra ca o de n umeros bin arios de apenas 1 bit. Para realizar uma subtra c ao com mais bits, e necess ario um circuito com mais uma entrada, correspondente ` a entrada de empr estimo ou transporte de entrada T e. Considere a subtra ca o dos n umeros abaixo:
Decimal 2 12
3

Binrio 2
2

1 0 Te=1 S=0 Ts=0

0 1 Te=1 S=0 Ts=1

0 1 Te=0 S=1 Ts=1

0 Te=0

S=1 Ts=0

De acordo com a subtra ca o acima, tem-se que: a coluna 20 tem como resultado de sa da S =1 e um empr estimo de sa da T s=1 ; a coluna 21 tem um empr estimo de entrada T e=1 (empr estimo de sa da T s=1 da 0 coluna 2 ), um resultado S =0 e um empr estimo de sa da T s=1 ; a coluna 22 tem um empr estimo de entrada T e=1 (empr estimo de sa da T s=1 da 1 coluna 2 ), um resultado S =0 e um empr estimo de sa da T s=0 ; a coluna 23 tem um empr estimo de entrada T e=0 (empr estimo de sa da T s=0 da 2 coluna 2 ), um resultado S =1 e um empr estimo de sa da T s=0 .

Para realizar a subtra ca o de n umeros bin arios com mais bits, basta levar em considera ca o o empr estimo de entrada T e, ou seja, basta calcular: S = A B Te

CAP ITULO 9.

123

O subtrator completo e um circuito com 3 entradas (A, B , T e). As sa das do subtrator completo s ao as mesmas sa das S e T s do meio subtrator. A tabela da verdade do subtrator completo e apresentada a seguir. Entradas Empr estimo de entrada B Te 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 Sa das Diferen ca Empr estimo de sa da S Ts 0 0 1 1 1 1 0 1 1 0 0 0 0 0 1 1

A 0 0 0 0 1 1 1 1

De acordo com a tabela da verdade acima, pode-se obter as express oes boolenas simplicadas das sa das atrav es dos seguintes mapas de Karnaugh.

Te AB AB AB AB 1 1

Te 1 AB AB 1 AB AB

Te

Te 1

1 1

S = A + B + Te

Ts = A Te + B Te + A B

CAP ITULO 9. O circuito l ogico do subtrator completo e apresentado na gura abaixo.

124

A B Te

Ts

Subtrator completo

Figura 9.1: Subtrator completo constru do a partir de portas l ogicas.

O circuito acima pode ser representado simplicadamente pelo bloco da gura abaixo.
A B Te
subtrator completo

S Ts

O subtrator completo pode ser constru do a partir de 2 blocos meio subtratores de acordo com a gura abaixo.

Te A B meio subtrator AB A + B meio A + B + Te S

subtrator (A + B ) Te Ts

subtrator completo

Figura 9.2: Subtrator completo constru do a partir de dois meio subtratores.

CAP ITULO 9. Pela gura anterior, tem-se que: S = A B Te e = (AB + A B )T e + AB = T s = (A B )T e + AB + AT e) + A BT e = AB +A BT e + BT e = = B (A (B + BT e) + BT e = AB + AT e + BT e. = A

125

9.1.3

Subtrator de n bits

Analogamente ao caso do somador, para realizar subtra co es do tipo: An An1 A2 A1 Bn Bn1 B2 B1 Sn+1 Sn Sn1 S2 S1 basta construir o seguinte subtrator.
An B n Te A n-1 B n-1 A2 B 2 A1 A B1 B

Te

Te

subtrator completo

subtrator completo

subtrator completo

meio subtrator

Ts

Ts

Ts

Ts

S S1

Sn

S n-1

S2

Figura 9.3: Subtrator de n bits composto por 1 meio subtrator e por n-1 subtratores completos.

No circuito acima, o empr estimo de sa da T s do subtrator n e desnecess ario, caso o n umero An An1 A1 A0 seja maior ou igual ao n umero Bn Bn1 B1 B0 . Por em, esta sa da pode ser utilizada caso o resultado seja negativo e os n umeros estejam na nota ca o de complemento de 2.

CAP ITULO 9. Exemplo 38 O circuito l ogico abaixo realiza a seguinte subtra c ao: Decimal 12 9 3 Bin ario 1 1 0 0 1 0 0 1 0 0 1 1

126

Te

Te

Te

subtrator completo

subtrator completo

subtrator completo

meio subtrator

Ts

Ts

Ts

Ts

Figura 9.4: Subtra ca o dos n umeros bin arios: 11002 - 10012 = 00112 .

Pode-se tamb em calcular a subtra c ao de n umeros bin arios, usando-se apenas subtratores completos, bastando para isso aplicar um n vel l ogico 0 na entrada T e do primeiro subtrator. O esquema de liga co es e apresentado na gura abaixo.
A1 B 1 0

An B n Te

A n-1 B n-1

A2 B 2

Te

Te

Te

subtrator completo

subtrator completo

subtrator completo

subtrator completo

Ts

Ts

Ts

Ts

Sn

S n-1

S2

S1

Figura 9.5: Subtrator de n bits composto por n subtratores completos.

CAP ITULO 9.

127

9.2

Exerc cios

Exerc cio 55 Calcule as seguintes subtra c oes bin arias: (a) 100 011 (b) 1111 1010 (c) 10110 1100 (d) 10001 110 (e) 110001 111

Exerc cio 56 Usando 1 meio subtrator e subtratores completos, desenhe um circuito l ogico para calcular as subtra c oes bin arias do exerc cio anterior. cio anterior usando apenas subtratores completos. Exerc cio 57 Resolva o exerc Exerc cio 58 Quais s ao as sa das S e T s do meio subtrator e do subtrator completo abaixo?
1 0 1 0 f e d c b a

A
meio

S Ts

subtrator

1 0 1 0 1 0 h g f e d c b a

A B Te
subtrator completo

S Ts

Cap tulo 10

10.1

Organiza c ao b asica de um computador

Um computador possui as seguintes unidades b asicas: Unidade L ogica e Aritm etica (ULA), unidade de mem oria, de controle, de entrada e de sa da. A interconex ao entre estas unidades est a representada na gura abaixo.

CPU Unidade Central de Processamento ULA Unidade Lgica e Aritmtica

Do mundo externo

Entrada

Controle

Sada

Para o mundo externo

Memria

128

CAP ITULO 10.

129

A mem oria armazena instru co es ou programas, dados que ser ao processados ou resultados de opera co es.

A unidade de controle comanda a opera ca o de todas as outras unidades, fornecendo sinais de controle e temporiza c ao. Esta unidade controla a opera c ao de leitura e escrita na mem oria, fornecendo tamb em o c odigo de endere co apropriado.

A ULA e respons avel por realizar as opera c oes l ogicas e aritm eticas sobre os dados. O tipo de opera ca o e determinado pela unidade de controle. Os dados a serem processados pela ULA podem ser oriundos da mem oria ou da unidade de entrada. Os resultados processados pela ULA podem ser transferidos para a mem oria ou para a unidade de sa da.

A unidade de entrada consiste em todos os dispositivos utilizados para a obten ca o de dados externos ao computador. A unidade de controle determina se estes dados devem ser enviados para a mem oria ou para a ULA. Alguns dispositivos de entrada s ao: teclado, mouse, unidades de disco ou ta, modems, etc.

A unidade de sa da consiste em dispositivos utilizados para transmitir dados e informa co es para o mundo exterior. Os dispositivos de sa da s ao acionados pela unidade de controle e podem receber dados da mem oria ou da ULA. Alguns dispositivos de sa da s ao: monitores, impressoras, unidades de disco ou ta, displays, etc.

A CPU - Unidade Central de Processamento e composta pela ULA e pela unidade de controle. A CPU e implementada em um u nico chip, denominado de microprocessador. A CPU tamb em cont em um conjunto de registradores, que realiza fun co es especiais, como o armazenamento tempor ario de dados. Este armazenamento tempor ario acelera o processamento das opera c oes, pois evita o acesso da mem oria externa.

CAP ITULO 10.

130

10.2

Unidade l ogica

Numa cadeia de bits, as opera co es l ogicas s ao realizadas bit-a-bit, ou seja, quando se realiza a opera ca o OR de uma via A com uma via B, a opera c ao e realizada entre cada um dos respectivos bits destas duas vias. Exemplo: Considere uma unidade l ogica conforme representada na gura abaixo.
A3 A2 A1 A0 OR B3 B2 B1 B0

S3 S2 S1 S0

Cada via A e B possui 4 bits. Na sa da da unidade l ogica ocorre uma opera ca o OR entre cada um dos bits das vias A e B, ou seja:

S3 = A3 + B3 S2 = A2 + B2 S1 = A1 + B1 S0 = A0 + B0 O circuito l ogico equivalente ` a unidade l ogica acima est a representado na gura abaixo.
A3 A2 A1 A0 B3 B2 B1 B0 S0 S2 S3

S1

CAP ITULO 10.

131

Conforme mostrado na gura abaixo, uma unidade l ogica e uma estrutura que realiza v arias fun co es l ogicas sobre as vias de entrada, de modo que o tipo de opera c ao a ser realizada ir a depender dos sinais de controle F1 e F0 .
A3 A2 A1 A0

S3 S unidade 2 lgica S 1 B3 S0 B2 F B1 F 1 0 B0

Exemplo: Deseja-se projetar uma unidade l ogica de 4 bits que realize as fun co es da tabela abaixo. F1 0 0 1 1 F0 0 1 0 1 Opera c ao S = AB S=A+B S=A S=A Fun c ao l ogica AND OR NOT Passa A

Uma c elula da unidade l ogica, que realiza as fun co es da tabela acima e que opera sobre um par de bits A e B, est a apresentada na gura abaixo.

A B S

Multiplexador

F1

F0

CAP ITULO 10.

132

Associando-se 4 c elulas da gura anterior, obtem-se a unidade l ogica de 4 bits, conforme apresentado na gura abaixo.

A3 A2 A1 A0 B3 B2 B1

A B F1 F0

S3

S3 unidade S 2 lgica S 1 B3 S0 B2 F B1 F 1 0 B0

A3 A2 A1 A0

A B F1 F0

S2

A B F1 F0

S1

A B0 B F1 F0

S0

F1 F0

10.3

Unidade aritm etica

Enquanto que nas opera co es l ogicas, os bits de uma posi ca o n ao interferem nas demais, nas opera c oes aritm eticas ocorrem intere co es entre os bits de posi co es diferentes. Por exemplo, numa soma pode ocorrer o vai-um e numa subtra c ao pode ocorrer o emprestaum. Somadores podem ser usados para realizar tanto a soma, assim como, a subtra c ao bin aria na nota ca o de complemento de 2. Exemplo: Efetuar a subtra ca o decimal 14-7=7 em complemento de 2. Decimal 14 7 7 Bin ario 1110 0111 0111

CAP ITULO 10.

133

Primeiramente, as entradas devem ser colocadas na forma de complemento de 2. Como o n umero decimal +14 e positivo, o complemento de 2 do n umero bin ario 1110 e o pr oprio n umero bin ario 1110. Para transformar o n umero decimal negativo 7 para complemento de 2, basta inverter o n umero bin ario 0111, transformando-o para complemento de 1, e em seguida somar 1. O esquema de transforma c oes est a representado na gura abaixo. Bin ario Complemento de 1 0111 = 1000 = Somar 1 Complemento de 2 +1 = 1001

O circuito subtrator de 4 bits correspondente est a representado na gura abaixo.

1 0 0 1 1 0 1 1 0 0 1 1

A 3 B 3 Cin FA 3 Co

A 2 B 2 Cin FA 2 Co

A 1 B 1 Cin FA 1 Co

A 0 B 0 Cin FA 0 Co

descartar

As entradas invertidas B0 , B1 , B2 e B3 na gura acima correspondem ` a transforma ca o do n umero bin ario para a forma de complemento de 1, que s ao somadas ` a entrada Cin=1 do primeiro somador FA0 para a obten c ao do complemento de 2. No circuito acima, o seguinte c alculo e realizado: 1110 +1001 10111 O bit de vai-um do somador FA3 deve ser descartado para produzir o n umero 0111, que e exatamente o resultado da subtra c ao desejada.

CAP ITULO 10.

134

Um circuito para a adi c ao e subtra ca o de n umeros de 4 bits e apresentado na gura abaixo.

B3 A3 A2 B2 A1 B1 A0 B0 F 0 = 0 : soma F 0 = 1 : subtrai B Cin FA 0 Co

B Cin FA 3 Co

B Cin FA 2 Co

B Cin FA 1 Co

Co

S3

S2

S1

S0

A3 A 2 A 1 A 0 Co

B3 B2 B1 B 0 F0

unidade aritmtica
S3 S2 S1 S0

B 0 1

Somador F0 B F0 = B 0 0 0 1

Subtrator B F0 B F0 = B 0 1 1 1 1 0

Observa co es: F0 = 0 : circuito realiza soma A sa da Co de FA3 indica se houve ou n ao transbordamento. F0 = 1 : circuito realiza subtra c ao Co=1 em FA3 deve ser descartado e indica resultado correto. Co=0 em FA3 indica que o subtraendo e maior que o minuendo.

CAP ITULO 10.

135

10.4

ULA - Unidade L ogica e Aritm etica

A maioria dos computadores possui um u nico circuito capaz de realizar opera co es l ogicas (AND, OR, NOT) e aritm eticas. Tal circuito recebe o nome de ULA - Unidade L ogica e Aritm etica. A gura abaixo apresenta um exemplo de uma ULA de 1 bit.

Unidade Lgica

A
AB

B
A+B
S

Cin

MUX 4:1

Co

Unidade Aritmtica - Somador Completo

ULA de 1 bit
F1 F0

As fun co es da ULA acima est ao apresentadas na tabela abaixo. De acordo com os valores de F1 e F0 e selecionado o tipo de opera ca o: AND, OR, NOT e soma.

F1 0 0 1 1

F0 0 1 0 1

Opera c ao S = AB S=A+B S=A S = A soma B

Fun c ao AND OR NOT Soma

CAP ITULO 10. Para opera co es com palavras de n bits, s ao necess arios n circuitos id enticos. Na gura abaixo e apresentada uma ULA com n=8 bits.

136

F1 F0

A7 B 7

A6 B 6

A5 B 5

A4 B 4

A3 B 3

A2 B 2

A1 B 1

A0 B 0

Co

Cin

Co

Cin

Co

Cin

Co

Cin

Co

Cin

Co

Cin

Co

Cin

Co

Cin

S7

S6

S5

S4

S3

S2

S1

S0

10.5

Exerc cios

Exerc cio 59 Projete uma ULA de 1 bit que realize as fun c oes da tabela abaixo. F2 0 0 0 0 1 1 1 1 F1 0 0 1 1 0 0 1 1 F0 0 1 0 1 0 1 0 1 Opera c ao S = AB S=A+B S=A B S=A S=B S=A S = A soma B S=A - B Fun c ao AND OR EXCLUSIVE-OR NOT A NOT B Passa A Soma Subtra c ao

Exerc cio 60 Usando o circuito projetado no item anterior, esquematize uma ULA de 4 bits que realiza as mesmas fun c oes da tabela anterior.

CAP ITULO 10.

137

10.6

ULA 74LS382 (TTL) e 74HC382 (CMOS)

A gura abaixo mostra o esquema de uma ULA comercial dispon vel nos circuitos integrados 74LS382 (TTL) e 74HC382 (CMOS). Essa ULA possui: 8 bits de entrada A3 A2 A1 A0 e B3 B2 B1 B0 ; 4 bits de sa da S3 S2 S1 S0 ; 3 bits para sele c ao da opera ca o F2 F1 F0 ; 1 bit de carry de entrada Cin ; 1 bit de carry de sa da Co e 1 bit de overow OVR para indica ca o de estouro de opera co es.

F2 F1 F0

Cin

B 3B 2 B 1B 0

A3A2 A1A0

74HC382

OVR

Co

S 3 S 2 S 1 S0

Na tabela abaixo est ao representadas as fun co es da ULA. F2 0 0 0 0 1 1 1 1 F1 0 0 1 1 0 0 1 1 F0 0 1 0 1 0 1 0 1 Fun c ao clear B menos A A menos B A mais B A exclusive-or B A or B A and B preset Observa c oes S3 S2 S1 S0 = 0000 necess ario Cin=1 necess ario Cin=1 necess ario Cin=0

S3 S2 S1 S0 = 1111

Exemplo 39 Determine as sa das S3 S2 S1 S0 do CI 74HC382 para as entradas: F2 F1 F0 = 010, A3 A2 A1 A0 = 0100, B3 B2 B1 B0 = 0001 e Cin = 1.

CAP ITULO 10.

138

Resposta: Pela tabela de fun c oes foi selecionada a opera c ao A menos B=410 110 . A ULA calcula a subtra ca o em complemento de 2, que para ser realizada e necess ario calcular o complemento de B que e igual a B e depois somar com a entrada Cin = 1 e com a entrada A, ou seja: 1 Cin + 0 1 0 0 A 1 1 1 0 B 1 0 0 1 1 Co S3 S2 S1 S0 O bit de sa da Co = 1 e descartado e o resultado aparece em S3 S2 S1 S0 = 0011=310 .

10.7

Expans ao da ULA

Um u nico circuito integrado 74LS382 ou 74HC382 opera apenas com n umeros de 4 bits. Por exemplo, para somar 2 n umeros de 8 bits A7 A6 A5 A4 A3 A2 A1 A0 +B7 B6 B5 B4 B3 B2 B1 B0 pode-se utilizar 2 circuitos integrados ligados de acordo com a gura abaixo. O resultado da soma aparece nas sa das S7 S6 S5 S4 S3 S2 S1 S0 . Para que a soma seja realizada as entradas F devem estar em curto circuito e com o mesmo valor F2 F1 F0 = 011. A saida Co da ULA1 deve ser ligada na entrada Cin da ULA2 e a entrada Cin da ULA1 de ser igual a 0.
1 1 0 0

F2 F1 F0

Cin

B 7B 6 B 5B 4

A7A6 A5A4

F2 F1 F0

Cin

B 3B 2 B 1B 0

A3A2 A1A0

74HC382 - ULA2

74HC382 - ULA1

OVR

Co

S 7 S 6 S 5 S4

OVR

Co

S 3 S 2 S 1 S0

Por exemplo, para realizar a subtra ca o B A, basta alterar as entradas de sele ca o para F2 F1 F0 = 001 e fazer Cin = 1 na ULA1.

CAP ITULO 10.

139

10.8

Comparador de Magnitude

O comparador de magnitude 74HC85 da gura abaixo compara dois n umeros bin arios de 4 bits sem sinal. Um deles e aplicado nas entradas A3 A2 A1 A0 e o outro nas entradas B3 B2 B1 B0 . A sa da OA>B ser a 1 quando A > B . A sa da OA<B ser a 1 quando A < B . A sa da OA=B ser a 1 quando A = B .
Entrada de dados

Entradas de cascateamento

IA>B IA<B IA=B

A3A2 A1A0

B 3B 2 B 1B 0

74HC85

OA>B

OA<B

OA=B

Sadas

As entradas IA>B , IA<B e IA=B permitem ligar em cascata outros circuitos integrados para comparar n umeros bin arios com mais de 4 bits. Na gura abaixo e mostrado o esquema de liga c oes para a compara c ao de duas palavras de 8 bits: A7 A6 A5 A4 A3 A2 A1 A0 e B7 B6 B5 B4 B3 B2 B1 B0 . Para isso, as sa das OA>B , OA<B e OA=B do comparador 1 devem ser ligadas nas entradas IA>B , IA<B e IA=B do comparador 2, respectivamente. O resultado da compara c ao e obtido nas sa das OA>B , OA<B e OA=B do comparador 2. Numa compara c ao de apenas 4 bits ou se as entradas IA>B , IA<B e IA=B n ao forem usadas para o cascateamento, como e o caso do comparador 1, deve-se aplicar nestas entradas os n veis l ogicos indicados na gura abaixo.

IA>B IA<B IA=B

A7A6 A5A4

B 7B 6 B 5B 4 0 0 1 OA=B

IA>B IA<B IA=B

A3A2 A1A0

B 3B 2 B 1B 0

74HC85 Comparador 2 OA>B OA<B

74HC85 Comparador 1 OA>B OA<B OA=B

Sadas da comparao de 8 bits

CAP ITULO 10.

140

Por exemplo, suponha que se queira comparar os n umeros bin arios: A7 A6 A5 A4 A3 A2 A1 A0 = 10101111 e B7 B6 B5 B4 B3 B2 B1 B0 = 10101001. No comparador 1 verica-se que A3 A2 A1 A0 = 1111 > B3 B2 B1 B0 = 1001. Com isso, o n vel l ogico da sua sa da e OA>B = 1, sendo tamb em IA>B = 1 no comparador 2. Como no comparador 2, A7 A6 A5 A4 = B7 B6 B5 B4 = 1010, mas na entrada de cascateamento IA>B = 1, ent ao, as sa das do comparador 2 s ao OA>B = 1, OA<B = 0 e OA=B = 0, que e o resultado da compara ca o de 8 bits.

10.9

Aplica c ao em sistemas de controle

Comparadores de magnitude podem ser usados em sistemas de controle. Por exemplo, considere o sistema de controle de temperatura de uma sala, em que a temperatura e medida, convertida de anal ogica para digital e depois aplicada nas entradas A de um comparador de magnitude de 8 bits, conforme indicado na gura abaixo. A temperatura desejada para a sala e informada por meio de um teclado, que e armazenada num registrador e depois conectada nas entradas B do comparador. Quando A < B , as sa das do comparador s ao OA<B = 1 e OA>B = OA=B = 0 e com isso o aquecedor e ligado, pois a sa da do ip-op e 1. Quando A > B , as sa das do comparador s ao OA>B = 1 e OA<B = OA=B = 0 e com isso o aquecedor e desligado, pois a sa da do ip-op e 0. Como interface entre o comparador de 8 bits e o aquecedor pode-se utilizar um ip-op RS para evitar ciclos de liga e desliga, quando a temperatura medida estiver pr oxima da temperatura desejada A = B .

Codificador B7 Teclado e Registrador

B0

OA<B Comparador OA=B CIs 74HC85 A7 . . . A0 OA>B

Set

Sada Aquecedor Sala Temperatura oC

Flip-Flop Reset

Conversor Analgico / Digital

Temperatura Volts

Sensor de Temperatura

CAP ITULO 10.

141

10.10

Circuitos tristate

Os circuitos tristate possuem tr es estados de sa da: n vel 0, n vel 1 e sa da em alta imped ancia. Esses circuitos s ao utilizados quando h a a necessidade de conectar v arias sa das num mesmo barramento para, por exemplo, transmitir informa co es para outros dispositivos. Os circuitos tristate tamb em possuem uma entrada E para habilitar (enable) ou desabilitar o funcionamento do circuito integrado.

10.10.1

Buers tristate

Basicamente, o buer tristate funciona como uma chave controlada, cujo esquema est a representado na seguinte gura.
E=0 IN OUT chave fechada E=1 IN OUT chave aberta

Figura 10.1: Esquema de um buer tristate. Quando a entrada E for igual a 0, o buer funciona como uma chave fechada, ou seja, ocorre a transfer encia do bit da entrada IN para a sa da OUT. Quando a entrada E for igual a 1, o buer est a desabilitado e a sua sa da entra num estado de alta imped ancia, ou seja, o terminal de sa da funciona como uma chave aberta, n ao estando eletricamente conectado a nada. Os buers tristate s ao utilizados quando h a a necessidade de conectar juntas v arias sa das para compartilhar um mesmo barramento para transmitir informa c oes para outros dispositivos. Neste caso, apenas uma sa da deve ser habilitada por vez. Caso contr ario, podem ocorrer varia co es de correntes e n veis l ogicos inv alidos na transmiss ao de dados.

CAP ITULO 10.

142

Na gura abaixo, e mostrada uma situa ca o em que dois buers s ao conectados a um barramento comum. Para o circuito funcionar de forma adequada, apenas um buer deve ser habilitado de cada vez. Nessa gura, o buer A est a desabilitado, enquanto o B est a habilitado. Dessa forma, o sinal da entrada B e passa para o barramento.
Barramento comum

E=1

A E=0

Para outros circuitos

Caso contr ario, se os dois buers A e B forem habilitados simultaneamente, o sinal de sa da pode resultar numa combina c ao de sinais. Os gr acos abaixo representam o efeito das duas sa das A e B habilitadas simultaneamente num barramento comum. Quando as entradas A e B est ao em estados opostos, a tens ao resultante no barramento e um estado l ogico inv alido. No caso de sa das de circuitos CMOS, o barramento ter a uma tens ao de aproximadamente VDD /2 quando as sa das estiverem em n veis diferentes.

VDD Entrada A 0

VDD Entrada B 0

VDD Barramento comum 0

VDD 2

CAP ITULO 10.

143

10.11
10.11.1

Falhas internas dos circuitos integrados

Mau funcionamento do CI

Esse problema normalmente ocorre quando um dos componentes internos est a danicado ou fora da especica c ao. Quando isso acontece, as sa das do CI n ao respondem de acordo com as entradas.

10.11.2

Entradas internas em curto circuito com terra ou fonte

Esse tipo de falha interna faz com que a entrada do CI que permanentemente num determinado valor. Na gura abaixo, e representado este problema por meio de uma porta NAND, onde a entrada A est a em curto circuito com a fonte de 5 Volts e a entrada B est a em curto circuito com o pino terra. Esses dois tipos de falhas fazem com que a entrada do pino em curto permane ca no mesmo estado independentemente do sinal aplicado na entrada.

5V A X B B A

5V X

10.11.3

Sa das internas em curto circuito com terra ou fonte

Esse tipo de falha interna faz com que a sa da do CI que permanentemente num determinado valor, independentemente dos sinais aplicados nas entradas. Na gura abaixo, e representado este problema por meio de uma porta NAND, onde a sa da X est a em curto circuito com o pino terra ou com a fonte de 5 Volts.

5V A X B B A

5V X

CAP ITULO 10.

144

10.11.4

Circuito aberto nas entradas ou sa das

Quando o o condutor se rompe dentro do CI ocorre um circuito aberto. A gura abaixo mostra um circuito aberto nos pinos 8 e 13 do CI 7408 com portas AND.
14 +5V 13 12 1 Aberto 3 1 2 3 4 7408 4 5 6 GND 7 11 10 9 2 Aberto 8

Se um sinal for aplicado no pino 13, este n ao alcan car a a entrada da porta AND 1, n ao tendo efeito sobre a sua sa da. Nesse caso, a entrada car a em estado utuante. Os circuitos TTL respondem ` as entradas utuantes como se estivessem no n vel 1, enquanto que os circuitos CMOS respondem de forma inst avel. A sa da do pino 8 tamb em est a aberta. Assim sendo, se esta for conectada a outro CI, tamb em ocorrer a uma utua ca o de tens ao.

10.11.5

Curto circuito entre dois pinos

Um curto circuito interno entre dois pinos do CI faz com que os sinais l ogicos sejam sempre id enticos, podendo resultar num sinal com tr es n veis de tens ao diferentes. Considere o circuito da gura abaixo, em que a porta AND possui um curto circuito interno nas suas entradas.
VCC Entrada A 0

A X
Entrada B VCC 0

B
VCC ? Sadas X em curto circuito 0

O curto circuito faz com que as sa das dos inversores sejam as mesmas, embora os sinais de entrada dos inversores tentem gerar sa das diferentes. Pelas formas de onda da gura acima, quando as entradas dos inversores s ao iguais, as sa das n ao s ao afetadas pelo curto circuito. Por em, quando as entradas s ao diferentes, pode ocorrer um terceiro n vel de tens ao com valor indeterminado.

CAP ITULO 10.

145

10.12
10.12.1

Falhas externas
Circuitos abertos

Interrompem a passagem da corrente el etrica. As principais causas s ao: o rompido; solda fria; pequenas ssuras ou rachaduras na placa de circuito impresso; pinagem dobrada ou quebrada; mal contato el etrico.

10.12.2

Curto circuitos

Pode igualar sinais diferentes, podendo ocorrer n veis indeterminados de tens ao. As principais causas s ao: conex oes mal feitas, como por exemplo, pouca camada de isolamento nos os; pontes de solda entre pontos muito pr oximos; corros ao incompleta que afeta o isolamento das trilhas.

10.12.3

Falha na fonte de alimenta c ao

Uma fonte mal dimensionada com uma solicita ca o de corrente maior que a especicada em projeto, fornece uma tens ao de alimenta c ao inadequada, fazendo com que os circuitos funcionem de forma inst avel ou simplesmente n ao funcionem.

10.12.4

Carregamento da sa da

Ocorre quando a sa da de um CI e conectada a v arias entradas de outros CIs, de modo a exceder a capacidade de fornecimento da corrente de sa da e causar n veis indeterminados de tens ao no circuito.

Cap tulo 11

11.1

Flip-op RS b asico - latch com portas NAND

Os ip-ops s ao dispositivos que s ao interligados sequencialmente para serem usados no armazenamento de dados, temporiza ca o e contagem. Os ip-ops s ao extremamente importantes por possuirem a caracter stica de mem oria. O ip-op RS b asico e um bloco que possui 2 entradas (S-Set e R-Reset) e 2 sa das ). (Q e Q

Entrada de Set Entrada de Reset

S FF R

sada normal sada complementar

Figura 11.1: Flip-op RS b asico.

O circuito l ogico do ip-op RS, tamb em chamado de latch, constru do a partir de portas NAND e inversores, e apresentado na gura abaixo.

Figura 11.2: Flip-op RS constru do com portas NAND e inversores.

146

CAP ITULO 11.

147

sejam Note que existem elos de realimenta c ao, que fazem com que as sa das Q e Q do ip-op injetadas junto com as vari aveis de entrada. Isso mostra que as sa das Q e Q . dependem das entradas S (Set) e R (Reset) e das pr oprias sa das Q e Q

A tabela da verdade de um ip-op RS b asico e apresentada abaixo. Entradas S R 0 0 0 1 1 0 1 1 Sa das Q Q Q Q 0 1 1 0 inv alida inv alida

A seguir, cada um dos quatro casos da tabela da verdade acima s ao analisados.

Para S=0 e R = 0 , a sa da Q n ao muda. Neste caso a sa da Q e est avel, ou seja, n ao muda. A sa da vai apresentar o mesmo valor, que possuia antes da aplica c ao das entradas.

1 Q Q

Q R 0 1

CAP ITULO 11.

148

Para S=0 e R = 1 , a sa da Q vai para 0 . Neste caso a sa da Q vai necessariamente para 0, qualquer que seja o seu valor antes o estado de Reset do ip-op, ou seja, a sa da aplica c ao das entradas. E da do ip-op e zerada.
S 0 1 Q Q=0

Q 0

Q =1

Para S=1 e R = 0 , a sa da Q vai para 1 . Neste caso a sa da Q vai necessariamente para 1, qualquer que seja o seu valor antes o estado de Set do ip-op. da aplica ca o das entradas. E
S 1 0 Q Q=1

Q 1

Q =0

S=1 e R = 1 s ao entradas inv alidas. tender Este e um estado inst avel, pois as sa das Q e Q ao a ir simultaneamente para 1, fazendo com que ocorra um absurdo, onde Q = Q = 1. Este caso n ao pode ser permitido nas entradas do ip-op, pois for car a um estado em que a sa da Q e igual ` a sua complementar Q.
S 1 0 Q Q=1

Q 0

Q =1

CAP ITULO 11.

149

do ip-op RS, quando forem Exerc cio 61 Desenhe as formas de onda da sa da Q e Q aplicadas as entradas S e R abaixo.

S R

1 0 1 0 1 0 1 0

Q Q

11.2

Flip-op RS b asico - latch com portas NOR

Um ip-op RS b asico tamb em pode ser constru do com portas NOR de acordo com a gura abaixo. A diferen ca e que as entradas S e R est ao em posi co es invertidas com rela ca o ao latch com portas NAND e inversores. Este ip-op tamb em e chamado de latch com portas NAND.

A tabela da verdade de um ip-op RS b asico com portas NOR e a mesma do latch com portas NAND e inversores. Entradas S R 0 0 0 1 1 0 1 1 Sa das Q Q Q Q 0 1 1 0 inv alida inv alida

CAP ITULO 11.

150

11.3

Flip-op RS com entrada clock

Como o armazenamento de dados e uma caracter stica essencial das mem orias dos computadores, v arias quest oes relacionadas ` a base de tempo come caram a surgir: Por quanto tempo os dados devem ser armazenados? Quando os dados devem ser transferidos? Como deve ser o sincronismo dos sinais? Estes problemas foram resolvidos atrav es de entradas clock (rel ogio). Um pulso de clock e um intervalo de tempo em que ocorre passagem de corrente el etrica por um determinado dispositivo eletr onico (n vel l ogico 1). Um per odo de clock e o intervalo de tempo do come co de um pulso at e o come co do pr oximo pulso, ou equivalentemente, e o intervalo de tempo do m de um pulso at e o m do pr oximo pulso.

1 perodo clock 1 pulso 1 perodo 1 0

Dependendo do computador, a frequ encia do clock pode ser centenas de milhares a bilh oes de ciclos por segundo.

computador lento 1 segundo 1000000 computador rpido

1 0

1 0

O ip-op apresentado na se c ao anterior muda de estado apenas no instante em que mudam as vari aveis de entrada. A seguir, e apresentado um ip-op RS com entrada clock em que a mudan ca de estado e controlada por uma sequ encia de pulsos de rel ogio (clock).

CAP ITULO 11.

151

Para que o ip-op RS com portas NAND da se c ao anterior seja controlado por um clock, basta trocar os 2 inversores por 2 portas NAND e ligar nas outras entradas o clock. O circuito com estas modica c oes e apresentado na gura abaixo.

S Q clock Q R

Figura 11.3: Flip-op RS com entrada clock.

Quando a entrada clock assumir valor 1, o circuito ir a comportar-se como um ip-op RS b asico, pois as portas NAND funcionar ao como os inversores do ip-op RS b asico.
clock=1 S S Q clock=1 R R Q flip-flop RS bsico

Quando a entrada clock assumir valor 0, a sa da Q do circuito n ao muda, ou seja, a sa da Q e mantida no seu estado anterior.
clock=0 S sada Q se mantm 1 Q clock=0 Q R 1 Q Q

CAP ITULO 11.

152

De um modo geral, pode-se concluir que o circuito ir a funcionar quando a entrada clock assumir valor 1 e manter a travada a sa da quando a entrada clock passar para 0.

Clock = 0 = Sa da Q se mant em Clock = 1 = Flip-op RS b asico

O ip-op RS com entrada clock pode ser representado simplicadamente pelo bloco da gura abaixo.

S CK R

Q Q

Exerc cio 62 Desenhe a forma de onda da sa da Q do ip-op RS, quando forem aplicadas as entradas S, R e clock abaixo.

clock S R ?

1 0 1 0 1 0 1 0

CAP ITULO 11.

153

11.4

Flip-op tipo D sens vel a n vel

Os ip-ops do tipo D (dados) s ao muito usados para armazenamento de dados. O ip-op tipo D pode ser obtido a partir de um ip-op RS com entrada clock, bastando para isso inverter a entrada R, conforme a gura abaixo:

Tipo D D S CK R Q Q

Figura 11.4: Flip-op tipo D constru do a partir de ip-op RS com entrada clock.

O ip-op tipo D (dados) possui apenas uma entrada de dados e uma entrada de rel ogio CK.

D CK

Q Q

A tabela da verdade do ip-op tipo D sens vel a n vel e apresentada abaixo.

clock = 0 clock=1 u ltima D Q sa da Q 0 0 se mant em 1 1

Este ip-op e sens vel a n vel, porque quando o clock est a no n vel 1, a sa da Q pode variar tantas vezes quantas forem as varia co es da entrada D.

CAP ITULO 11.

154

Exerc cio 63 Desenhe a forma de onda da sa da Q do ip-op tipo D sens vel a n vel para as entradas abaixo.

CK D

1 0 1 0 ? 1 0

11.5

Exerc cios

Exerc cio 64 Dadas as entradas abaixo do ip-op RS com portas NAND e inversores . da gura 11.2, desenhe as formas de onda das sa das Q e Q

1 0 1 0

Exerc cio 65 Dadas as entradas abaixo do ip-op RS com entrada clock da gura 11.3, . desenhe as formas de onda das sa das Q e Q

clock S R

1 0 1 0 1 0

CAP ITULO 11.

155

11.6

Flip-op tipo D mestre-escravo sens vel ` a borda

A id eia de usar um clock e que o estado l ogico dos computadores deveriam mudar apenas no pulso de clock. Infelizmente, os dispositivos eletr onicos n ao s ao perfeitamente ideais e por isso, os sinais n ao s ao completamente sincronizados e demoram um tempo n ao nulo para se moverem. Por exemplo, suponha que numa porta AND de duas entradas, uma das entradas esteja mudando de 1 para 0 e a outra entrada esteja mudando de 0 para 1, como na gura abaixo.

A B

1 0

0 Sada 1

Se a entrada A muda ap os a entrada B, ent ao a sa da ter a um pulso exp urio indesejado. O pulso exp urio pode causar falhas, fazendo com que, por exemplo, os dados sejam armazenados incorretamente.

clock A B Sada pulso exprio sinal atrasado

Este tipo de problema acontece com os ip-ops sens veis a n vel, ou seja, a sa da sempre segue a entrada, mesmo que esta sofra varia co es enquanto a entrada clock estiver no n vel l ogico 1.

CAP ITULO 11.

156

Para solucionar este problema foi criado o ip-op mestre-escravo, que e composto por 2 ip-ops tipo D sens veis a n vel. O esquema de liga c oes de um ip-op tipo D mestre-escravo e apresentado na gura abaixo.

Dm

Qm

De CK e

Qe Qe

mestre CK m Q m CK

escravo Q

Figura 11.5: Flip-op tipo D mestre-escravo ou ip-op sens vel ` a borda de descida. Pelo esquema acima, quando CK=1, funciona o ip-op mestre e o escravo ca con m. gelado. Assim sendo, varia c oes na entrada D somente alteram as sa das Qm e Q Quando CK=0, funciona o ip-op escravo e o mestre ca congelado. As sa das Q assumem valores que dependem de Qm e Q m . Por eQ em, como o ip-op mestre est a congelado, as sa das Qm e Qm permanecem constantes durante todo o intervalo em que somente podem ser alteradas quando o sinal CK CK=0. Assim sendo, as sa das Q e Q mudar de 1 para 0. Exerc cio 66 Dadas as entradas CK e D abaixo, desenhe as formas de onda das sa das dos ip-ops mestre e escravo.
mestre acionado mestre acionado escravo acionado mestre acionado escravo acionado

CK = CK m

escravo acionado

1 0 1 0

D = Dm

De = Qm

1 0 1 0 ? 1 0

CK = CK e

Q = Qe

CAP ITULO 11.

157

O esquema mestre-escravo pode ser adotado para se obter um ip-op tipo D sens vel ` a borda. De um modo geral, um ip-op sens vel ` a borda e aquele onde a sa da somente pode ser alterada nas bordas da entrada clock. Conforme foi visto no exerc cio 66 anterior, a sa da Q do ip-op mestre-escravo somente muda na borda de descida da entrada clock. Assim sendo, o ip-op da gura 11.5, composto por 2 ip-ops (um mestre e um escravo), tamb em e chamado de ip-op tipo D sens vel ` a borda de descida. O esquema de um ip-op tipo D sens vel ` a borda de subida e apresentado na gura abaixo.

Dm

Qm

De CK e

Qe Qe

Q Q

mestre CK m Q m CK

escravo

Figura 11.6: Flip-op tipo D mestre-escravo sens vel ` a borda de subida.

Existem 2 s mbolos simplicados para os ip-ops tipo D sens veis ` a borda (guras 11.5 e 11.6). Estes dependem de como a transfer encia de dados e realizada: na borda de subida (passagem de 0 para 1) ou na borda de descida (passagem de 1 para 0) do pulso da entrada clock.

Q Q

D > CK

Q Q

> CK

Sensvel borda de subida do pulso da entrada CK (de 0 para 1)

Sensvel borda de descida do pulso da entrada CK (de 1 para 0)

O s mbolo > indica que o ip-op e sens vel ` a borda de subida do n vel l ogico, ou seja, quando a entrada clock passa de 0 para 1. J a o pequeno c rculo na entrada clock CK indica que o ip-op e sens vel ` a borda de descida do n vel l ogico, ou seja, quando a entrada clock passa de 1 para 0.

CAP ITULO 11.

158

11.7

Flip-op JK sens vel a n vel

Para contornar o estado proibido (S=R=1) do ip-op RS, surgiu o ip-op JK, que nada mais e que um ip-op RS realimentado da maneira mostrada na gura abaixo.

J clock K

JQ

S CK

Q Q

KQ

Figura 11.7: Flip-op JK constru do a partir de um ip-op RS.

O circuito l ogico completo do ip-op JK e apresentado na gura abaixo.

J Q CK Q K
Figura 11.8: Flip-op JK constru do com portas NAND.

A tabela da verdade do ip-op JK e apresentada a seguir. CK = 1 S R Q 0 0 se mant em 0 Q 0 Q 0 1 Q Q inverte CK = 0 Q se mant em

J K 0 0 0 1 1 0 1 1

CAP ITULO 11.

159

O s mbolo l ogico simplicado do ip-op JK est a representado na gura abaixo e possui tr es entradas: as entradas de dados J e K e a entrada clock CK.

J CK K

Q Q

A sa da Q do ip-op JK pode assumir valores 1 ou 0 atrav es de entradas PRESET (PR) e CLEAR (CLR). Estas entradas s ao inseridas de acordo com a gura abaixo.

PR J Q CK Q K CLR

Quando a entrada clock CK e igual a zero, pode-se impor uma sa da Q = 1, atrav es da aplica ca o de uma entrada PR=0. Por outro lado, para resetar ou limpar a sa da (Q = 0), basta aplicar uma entrada CLR=0, quando tamb em CK=0. As entradas PRESET e CLEAR n ao podem ser iguais a 0 simultaneamente. A tabela da verdade do ip-op JK com entradas PRESET (PR) e CLEAR (CLR) e apresentada abaixo. PR CLR 0 1 1 0 0 0 1 1 1 1 1 1 1 1 CK 0 0 0 1 1 1 1 J K X X X X X X 0 0 0 1 1 0 1 1 Q 1 0 1 Q 0 1 Q Q 0 1 1 Q 1 0 Q

Set Clear Proibido Hold Reset Set Toggle

CAP ITULO 11.

160

O s mbolo do ip-op JK que cont em entradas PRESET (PR) e CLEAR (CLR) eo seguinte:

J CK K

PR Q Q CLR

11.8

Flip-op JK mestre-escravo sens vel ` a borda

Aparentemente o estado J=K=1 do ip-op JK sens vel a n vel parece ter resolvido o problema de estado proibido do ip-op RS (S=R=1). Por em, se as entradas J e K permanecerem no n vel 1 por um tempo muito longo, enquanto a entrada clock tamb em estiver no n vel 1, ent ao a sa da pode ser invertida v arias vezes, caracterizando assim, um estado indesejado de oscila c ao. O ip-op que resolve este problema e o JK mestreescravo. Al em deste problema, como no caso do ip-op tipo D mestre-escravo, o ip-op JK mestre-escravo impede que a sa da varie, caso as entradas J e K tamb em variem durante um mesmo pulso de clock. O ip-op JK mestre escravo pode ser constru do a partir de dois ip-ops RS, atrav es do esquema de liga co es abaixo.

mestre J K Sm Rm CK m Q m CK Qm

escravo Se Re CK e Qe Q Qe Q

Figura 11.9: Flip-op JK mestre-escravo ou ip-op JK sens vel ` a borda de descida.

CAP ITULO 11.

161

Quando CK=1, funciona o ip-op mestre e o escravo ca congelado. Assim sendo, m . Quando CK=0, varia c oes nas entradas J e K somente alteram as sa das Qm e Q assumem valores funciona o ip-op escravo e o mestre ca congelado. As sa das Q e Q m . Por que dependem de Qm e Q em, como o ip-op mestre est a congelado, as sa das Qm e Qm permanecem constantes durante todo o intervalo em que CK=0. Assim sendo, as somente podem ser alteradas quando o sinal CK mudar de 1 para 0. sa das Q e Q

Exerc cio 67 Desenhe as formas de onda das sa das dos ip-ops mestre e escravo da gura 11.9, quando s ao aplicadas as entradas J, K e CK abaixo.
mestre acionado mestre acionado mestre acionado

CK = CK m J K Q m = Se Qm = Re CK = CK e Q = Qe ? ? ?

escravo acionado

escravo acionado

escravo acionado

1 0 1 0 1 0 1 0 1 0 1 0 1 0

O esquema mestre-escravo pode ser adotado para se obter um ip-op JK sens vel ` a borda. De um modo geral, um ip-op sens vel ` a borda e aquele onde a sa da somente pode ser alterada nas bordas da entrada clock. Conforme foi visto no exerc cio 67 anterior, a sa da Q do ip-op mestre-escravo somente muda na borda de descida da entrada clock. Assim sendo, o ip-op da gura 11.9, composto por 2 ip-ops (um mestre e um escravo), tamb em e chamado de ip-op JK sens vel ` a borda de descida.

CAP ITULO 11.

162

O esquema de um ip-op JK sens vel ` a borda de subida e apresentado na gura abaixo.

mestre J K Sm Rm CK m Q m CK Qm

escravo Se Re CK e Qe Q Qe Q

Figura 11.10: Flip-op JK mestre-escravo sens vel ` a borda de subida.

Existem 2 s mbolos simplicados para os ip-ops JK sens veis ` a borda (guras 11.9 e 11.10). Estes dependem de como a transfer encia de dados e realizada: na borda de subida (passagem de 0 para 1) ou na borda de descida (passagem de 1 para 0) do pulso da entrada clock.

J > CK K

Q Q

J > CK K

Q Q

Sensvel borda de subida do pulso da entrada CK (de 0 para 1)

Sensvel borda de descida do pulso da entrada CK (de 1 para 0)

O s mbolo > indica que o ip-op e sens vel ` a borda de subida do n vel l ogico, ou seja, quando a entrada clock passa de 0 para 1. J a o pequeno c rculo na entrada clock CK indica que o ip-op e sens vel ` a borda de descida do n vel l ogico, ou seja, quando a entrada clock passa de 1 para 0.

CAP ITULO 11.

163

11.9

Flip-op tipo D constru do a partir de um JK

O ip-op tipo D pode ser constru do a partir de um ip-op JK e um inversor, bastando para isso fazer uma liga ca o de acordo com a gura abaixo.
Tipo D D clock J > CK K Q Q

D > CK

Q Q

De acordo com a gura anterior, o ip-op tipo D e sens vel ` a borda de descida do pulso de clock (passagem de 1 para 0), conforme indicado pelo pequeno c rculo na entrada clock CK. Analogamente, pode-se construir um ip-op tipo D sens vel ` a borda de subida, bastando para isso usar um ip-op JK tamb em sens vel ` a borda de subida.

11.10

Flip-op tipo T - Toggle

O ip-op tipo T pode ser constru do a partir de um ip-op JK, bastando para isso fazer uma liga c ao de acordo com a gura abaixo.
Tipo T T clock J > CK K Q Q

=
T Q 0 mant em 1 inverte

T clock > CK

Q Q

A tabela da verdade do ip-op tipo T e apresentada na tabela abaixo. J K 0 0 1 1

De acordo com a gura acima, o ip-op tipo T e sens vel ` a borda de descida do pulso de clock (passagem de 1 para 0), conforme indicado pelo pequeno c rculo na entrada clock CK. Analogamente, pode-se construir um ip-op tipo T sens vel ` a borda de subida, bastando para isso usar um ip-op JK tamb em sens vel ` a borda de subida.

CAP ITULO 11.

164

11.11

Exerc cios

Exerc cio 68 Desenhe a forma de onda da sa da Q do ip-op tipo D sens vel a borda de subida para as entradas abaixo.

CK D

1 0 1 0 ? 1 0

Exerc cio 69 Desenhe a forma de onda da sa da Q do ip-op JK sens vel a n vel, para as entradas abaixo.
1 0 1 0 1 0 ? 1 0

clock J K

Exerc cio 70 Desenhe a forma de onda da sa da Q do ip-op JK sens vel ` a borda de subida para as entradas abaixo.

CK J K

1 0 1 0 1 0 1 ? 0

Cap tulo 12

12.1

Registradores de deslocamento

Conforme descrito anteriormente, os ip-ops conseguem armazenar um bit de informa ca o durante cada per odo da entrada clock. Para armazenar uma quantidade maior de bits, pode-se usar um sistema denominado de registradores de deslocamento.

12.1.1

Entrada de dados em s erie e sa da em paralelo

Um registrador de deslocamento de 4 bits, que possui uma entrada de dados em s erie e uma sa da de dados em paralelo, est a esquematizado na gura abaixo.

Q1

Q2

Q3

Q4

entrada srie

D > CK CLR

D > CK

D > CK

D > CK

CLR

CLR

CLR

clock clear

Figura 12.1: Registrador de deslocamento de 4bits com entrada s erie e sa da paralela.

Conforme pode-se vericar pelo esquema acima, a sa da do primeiro ip-op est a ligada na entrada do segundo e assim, sucessivamente. Com este esquema de liga co es de 4 ip-ops, consegue-se armazenar 4 bits de informa ca o de dados, ap os 4 bordas de descida da entrada clock.

165

CAP ITULO 12.

166

O registrador apresentado na gura 12.1 possui uma entrada de dados em s erie, ou seja, os bits de informa ca o entram um ap os ao outro nos ip-ops, atrav es de uma u nica entrada. J a a sa da do registrador e do tipo paralela, pois as sa das dos ip-ops apresentam todos os bits da informa c ao simultaneamente. Ap os cada pulso de descida da entrada clock, os bits da informa c ao v ao sendo transferidos para as demais sa das dos ip-ops. A transfer encia dos 4 bits da informa ca o ocorre ap os a chegada de 4 pulsos de descida da entrada clock. Pelo fato dos bits serem deslocados a cada pulso de clock, o dispositivo acima recebe o nome de registrador de deslocamento.

Exerc cio 71 Para o registrador de deslocamento da gura 12.1, desenhe as formas de onda das sa das, a partir das entradas abaixo.

clock entrada CLR Q1 Q2 Q3 Q4 ? ? ? ? 0 0 0 1 1 0 0 0

CAP ITULO 12.

167

Pelas formas de onda do exerc cio anterior, pode-se vericar que os bits da entrada D s ao armazenados no registrador na sequ encia: Pulsos da entrada clock 1o 2o 3o 4o 1 0 0 0 Ap os o quarto pulso de descida da entrada clock, a sa da do registrador apresentar aa seguinte sequ encia: Q1 0 Q2 0 Q3 0 Q4 1

Ou seja, os bits de entrada foram deslocados da esquerda para a direita. O registrador utilizado e chamado, portanto, de registrador de deslocamento ` a direita. Para construir um registrador de deslocamento ` a esquerda, basta inverter a posi c ao das sa das dos ip-ops, de acordo com a gura 12.2.

Q4
entrada srie D > CK Q CLR Q Q D > CK CLR Q Q

Q3 Q2 Q1

D > CK CLR

D > CK

CLR

clock clear

Figura 12.2: Registrador de deslocamento ` a esquerda.

CAP ITULO 12.

168

12.1.2

Entrada de dados em s erie e sa da em s erie

Neste caso, para que o registrador consiga memorizar os dados ap os a sua entrada, a entrada clock deve ser desabilitada at e que haja uma nova informa c ao a ser armazenada. J a a sa da s erie pode ser obtida se os dados forem recolhidos na sa da Q4 .

12.1.3

Entrada de dados em paralelo e sa da em s erie

Para entrar com os dados no registrador simultaneamente, ou seja, de uma forma paralela, e necess ario que os ip-ops do registrador possuam entradas CLR (clear) e PR (preset). O esquema de um registrador de deslocamento com essa caracter stica est a representado na gura abaixo.

E (enable) D1 Q1 D2 Q2 D3 Q3 D4 Q4

entrada srie

PR

PR

PR

PR

> CK CLR clock clear Q

> CK CLR Q

> CK CLR Q

> CK CLR Q

Figura 12.3: Registrador de deslocamento de 4bits com entrada paralela e sa da s erie.

Para carregar a entrada paralela de dados no registrador (bits D1 , D2 , D3 e D4 ), inicialmente as sa das dos ip-ops devem ser zeradas atrav es das entradas CLR. Isto pode ser feito, aplicando-se um n vel l ogico 0 na entrada clear.

CAP ITULO 12.

169

Aplicando um n vel l ogico 0 na entrada E (enable), as entradas PR dos ip-ops ser ao iguais a 1 e com isso as sa das dos ip-ops n ao se alteram.

Aplicando um n vel l ogico 1 na entrada E (enable), as entradas PR dos ip-ops ser ao 1, D 2, D 3, D 4 ). Desse modo, uma entrada de iguais ` as entradas de dados invertidos (D dados igual a 1 implica em PR=0, o que for ca a sa da a ir para 1. J a uma entrada de dados igual a 0 implica em PR=1, o que mant em a sa da no estado anterior, ou seja, em 0, j a que as sa das dos ip-ops foram inicialmente zeradas.

Assim sendo, para carregar os dados D1 , D2 , D3 e D4 , basta zerar inicialmente o registrador, aplicando um n vel l ogico 0 na entrada clear e depois habilitar a entrada de dados da informa c ao paralela, fazendo E=1. Este funcionamento est a apresentado sinteticamente na tabela abaixo.

clear = 0 E=0 zera as sa das funciona o registrador de deslocamento

clear = 1 E =1 (carrega dados) Di = 0 PR = 1 Qi = 0 (sa das n ao se alteram, pois foram inicialmente zeradas com clear)

Di = 1 PR = 0 Qi = 1

Para que o registrador de deslocamento funcione com entrada paralela e sa da s erie de dados, basta entrar com os dados da maneira descrita anteriormente e depois recolh e-los na sa da Q4 .

12.1.4

Entrada de dados em paralelo e sa da em paralelo

A entrada de dados no modo paralelo pode ser feita do mesmo modo descrito na se ca o anterior. J a para recolher os dados tamb em no modo paralelo, basta desabilitar a entrada clock e acessar simultaneamente as sa das Q1 , Q2 , Q3 e Q4 .

Cap tulo 13

13.1

Multiplica c ao bin aria

A multiplica ca o de n umeros bin arios e realizada da mesma maneira que a multiplica c ao de n umeros decimais.

Exemplo 40 Multiplica c ao dos n umeros decimais 910 1110 = 9910 em bin ario.

1 0 0 1 0 0 1 1 0

1 1 1 0 0 1 0

0 0 0 0 0

0 1 1 1 0 1 1

0 1 1

multiplicando = 9 multiplicador = 11 1o produto parcial 2o produto parcial deslocado ` a esquerda o 3 produto parcial deslocado ` a esquerda 4o produto parcial deslocado ` a esquerda resultado = 99

No exemplo acima, o multiplicando e o multiplicador s ao n umeros bin arios sem sinais. Os passos da multiplica c ao bin aria s ao os mesmos da multiplica c ao decimal. Primeiramente, o bit menos signicativo do multiplicador, que e o n umero 1, multiplica o multio plicando 1001, resultando o 1 produto parcial 1001. A seguir, o segundo bit do multiplicador, que tamb em e o n umero 1, multiplica o multiplicador 1001 novamente, resultando o o 2 produto parcial 1001. Note que este 2o produto parcial e deslocado de um bit o o em rela c ao ao 1 produto parcial. O 3 produto parcial e deslocado de um bit em o o rela ca o ao 2 e por u ltimo, o 4 produto parcial e deslocado de um bit em rela ca o ao o 3 . Ap os isto, os quatro produtos parciais s ao somados para produzir o resultado nal. Um circuito utilizado para deslocar estes bits e o registrador de deslocamento.

170

CAP ITULO 13.

171

A maioria dos circuitos digitais somente pode adicionar 2 n umeros bin arios de cada vez. Por esta raz ao, os produtos parciais formados durante a multiplica c ao n ao podem ser adicionados todos de uma vez. Uma solu ca o para este problema e adicionar o 1o produto parcial ao 2o produto parcial. Esta soma ir a produzir um resultado, que por sua vez ser a o posteriormente somado ao 3 produto parcial. Por u ltimo, este resultado acumulado e o somado ao 4 produto parcial, produzindo o resultado nal.

Exemplo 41 Processo de multiplica c ao dos n umeros decimais 910 1110 = 9910 , onde os produtos parciais s ao somados em cada passo da multiplica c ao.

+ 1 1 + 0 0 0 1 + 1 0 0 1 1 0

1 1 1 0 1 0 1 1 0

0 0 0 0 0 0 0

0 1 0 1 1

1 1 1 1

1 1

0 1 1

multiplicando = 9 multiplicador = 11 1o produto parcial 2o produto parcial deslocado ` a esquerda soma do 1o produto com o 2o produto 3o produto parcial deslocado ` a esquerda o o soma acumulada dos 1 , 2 e 3o produtos 4o produto parcial deslocado ` a esquerda soma acumulada nal = 99

13.2

Multiplicador

O processo de multiplica c ao dos circuitos digitais e semelhante ao descrito no exemplo anterior, ou seja, apenas 2 n umeros bin arios s ao somados de cada vez e o resultado de cada soma e acumulado num registrador. Por em, quando o bit do multiplicador e igual a 0, n ao e necess ario escrever os zeros abaixo e som a-los ao conte udo do acumulador, pois logicamente, o resultado nal n ao ser a afetado.

O esquema simplicado de um circuito multiplicador, que multiplica 2 n umeros bin arios de 4 bits, produzindo um resultado de 8 bits, e apresentado na gura 13.1. J a os detalhes das liga c oes do circuito multiplicador s ao apresentados na gura 13.2.

CAP ITULO 13.

172

Multiplicando 4 bits Registrador E de deslocamento a clock >CK esquerda de 8 bits >CK

Multiplicador 4 bits Registrador D de deslocamento a direita de 4 bits 1 bit

8 bits

8 bits

Somador de 8 bits

8 bits

Registrador A acumulador dos >CK produtos parciais 8 bits

Resultado

Figura 13.1: Esquema simplicado de um multiplicador de 8 bits.

+5V

Registrador E
E4 E3 E2 D2 E1 D4 D3

Registrador D
D1

CAP ITULO 13.

ENABLE

PR Q D Q D D CK < Q CLR CLR CLR CLR CLR Q Q Q CK < CK < > CK > CK CLR Q CK < Q CLR Q D CK < Q CLR Q CK < D D Q D Q Q PR Q PR D Q PR

PR

PR PR PR

PR

PR

PR > CK CLR

PR > CK Q CLR

CLOCK

CK <

CK <

CLR

CLR

B B B Cin Cin A A Co Cin A Cin A Co Co Cin Co A Co B B

B B

Co A

Cin

Co

Cin

Co

Cin

Somador

+5V

Acumulador A

D > CK > CK > CK Q CLR Q Q CLR Q CLR

PR Q D D Q D Q Q

PR PR

PR PR D

PR

PR

Q > CK CLR Q

PR > CK CLR

> CK CLR

> CK

> CK

CLR

CLR

+5V

Figura 13.2: Esquema completo de um circuito multiplicador de 8 bits.

CLEAR

173

CAP ITULO 13.

174

De acordo com as guras 13.1 e 13.2 anteriores, o circuito multiplicador possui 4 blocos principais: um registrador de deslocamento ` Registrador D: E a direita de 4 bits, que ir a armazenar inicialmente o multiplicador. O deslocamento ` a direita e realizado na borda de descida da entrada clock (passagem de 1 para 0). um registrador de deslocamento ` Registrador E: E a esquerda de 8 bits, que ir a armazenar inicialmente o multiplicando. O deslocamento ` a esquerda e realizado na borda de descida da entrada clock (passagem de 1 para 0). um registrador acumulador de 8 bits, que acumula as somas dos Registrador A: E produtos parciais. um somador de 8 bits que soma as sa Somador: E das de 8 bits dos registradores A e E. As sa das do somador s ao conectadas nas entradas do acumulador, de modo que a soma e transferida para o acumulador somente quando a sa da da porta AND valer 1. Isto somente ir a ocorrer quando chegar a borda de subida da entrada clock (passagem de 0 para 1) e quando a sa da correspondente ao bit menos signicativo do registrador de deslocamento D for tamb em igual a 1. O funcionamento do multiplicador pode ser melhor entendido, realizando-se cada um dos passos da multiplica ca o de 1001 por 1011. O processo completo necessita de 4 ciclos da entrada clock. Cada um dos passos s ao detalhados a seguir. Entrada de dados Antes do primeiro pulso da entrada clock e necess ario carregar os dados nos registradores A, D e E, ou seja, e necess ario zerar o acumulador A com 00000000, carregar o registrador D com o multiplicador 1011 e carregar o registrador E com o multiplicando 00001001. Isto pode ser feito atrav es das entradas ass ncronas PRESET e CLEAR dos ip-ops. Primeira borda de subida do pulso da entrada clock Como o bit menos signicativo do registrador D e igual a 1, a sa da da porta AND tamb em vai se comportar como um pulso que est a passando de 0 para 1. Neste caso, o acumulador ir a carregar as sa das do somador, passando a registrar o valor 00001001.

CAP ITULO 13. Primeira borda de descida do pulso da entrada clock

175

Neste caso, ir ao funcionar os registradores com ip-ops sens veis a borda de descida, ou seja, D e E. No registrador D, ocorre um deslocamento ` a direita de seus bits, passando este a armazenar o valor 0101. J a no registrador E, ocorre um deslocamento ` a esquerda de seus bits, passando este a registrar o valor 00010010. O somador apresenta em suas sa das o resultado da soma dos bits armazenados no acumulador A e no registrador E, independente do pulso de clock. Neste est agio, o somador estar a apresentando o valor 00011011. Segunda borda de subida do pulso da entrada clock Como o bit menos signicativo do registrador D e igual a 1, a sa da da porta AND tamb em vai se comportar como um pulso que est a passando de 0 para 1. Neste caso, o acumulador ir a carregar as sa das do somador, passando a registrar o valor 00011011. Segunda borda de descida do pulso da entrada clock Neste caso, ir ao funcionar novamente os registradores com ip-ops sens veis a borda de descida, ou seja, D e E. No registrador D, ocorre um deslocamento ` a direita de seus bits, passando este a armazenar o valor 0010. J a no registrador E, ocorre um deslocamento ` a esquerda de seus bits, passando este a registrar o valor 00100100. Terceira borda de subida do pulso da entrada clock Como o bit menos signicativo do registrador D e igual a 0, a sa da da porta AND tamb em vai ser mantida em 0. Neste caso, o acumulador n ao ir a carregar as sa das do somador, ou seja, as sa das do acumulador n ao mudam. Terceira borda de descida do pulso da entrada clock No registrador D, ocorre um deslocamento ` a direita de seus bits, passando este a armazenar o valor 0001. J a no registrador E, ocorre um deslocamento ` a esquerda de seus bits, passando este a registrar o valor 01001000. Neste est agio, o somador estar a apresentando a soma das sa das do acumulador A e do registrador E, ou seja, 01100011. Quarta borda de subida do pulso da entrada clock Como o bit menos signicativo do registrador D e igual a 1, a sa da da porta AND tamb em vai se comportar como um pulso que est a passando de 0 para 1. Neste caso, o acumulador ir a carregar as sa das do somador, passando a registrar o resultado nal 011000112 = 9910 .

CAP ITULO 13. Quarta borda de descida do pulso da entrada clock

176

O registrador D termina de deslocar todos os seus bits ` a direita, passando este a armazenar o valor 0000. J a no registrador E, ocorre o u ltimo deslocamento ` a esquerda de seus bits, passando este a registrar o valor 10010000. Neste est agio, o acumulador A estar a apresentando o resultado nal da multiplica ca o, ou seja, 011000112 = 9910 . Na tabela a seguir e apresentado o processo de multiplica ca o dos n umeros 10012 10112 = 011000112 (910 1110 = 9910 ).
Clock dos Clock do registradores acumulador A = DeE sa da porta AND entrada de dados atrav es de CLEAR e PRESET 1o pulso 1o pulso subida subida 0 para 1 0 para 1 1o pulso 1o pulso descida descida 1 para 0 1 para 0 2o pulso 2o pulso subida subida 0 para 1 0 para 1 2o pulso 2o pulso descida descida 1 para 0 1 para 0 3o pulso mantido subida em 0 0 para 1 3o pulso mantido descida em 0 1 para 0 4o pulso 4o pulso subida subida 0 para 1 0 para 1 o 4 pulso 4o pulso descida descida 1 para 0 1 para 0 Registrador D multiplicador 1011 Acumulador A Registrador E Multiplicando 0000 1001 Somador A+E

0000 0000

0000 1001

1011

0000 1001

0000 1001

0001 0010

0101

0000 1001

0001 0010

0001 1011

0101

0001 1011

0001 0010

0010 1101

0010

0001 1011

0010 0100

0011 1111

0010

0001 1011

0010 0100

0011 1111

0001

0001 1011

0100 1000

0110 0011

0001

0110 0011 resultado nal 0110 0011

0100 1000

1010 1011

0000

1001 0000

1111 0011

Tabela 13.1: Multiplica ca o dos n umeros 10012 10112 = 011000112 (910 1110 = 9910 ).

Cap tulo 14

14.1

Contadores

Contadores s ao circuitos digitais que variam os seus estados sob o comando de um rel ogio (clock). S ao utilizados para contagens diversas, gera c ao de formas de onda e divis ao de frequ encia.

14.2

Contadores ass ncronos

S ao compostos por ip-ops que funcionam de maneira ass ncrona, ou seja, os ipops n ao possuem entrada clock comum. Neste tipo de circuito a entrada clock e aplicada apenas no primeiro ip-op, sendo as outras derivadas das sa das dos blocos anteriores. Um diagrama l ogico de um contador ass ncrono de 4 bits, usando ip-ops JK e apresentado na gura abaixo.

D 1 J clock FF1 > CK 1 K Q 1 J FF2 > CK 1 K Q 1 J FF3 > CK 1 K Q 1 J FF4 > CK 1 K Q

Figura 14.1: Contador ass ncrono de 0 a 15.

177

CAP ITULO 14.

178

De acordo com a gura 14.1 anterior, as entradas J e K dos ip-ops s ao ligadas ao 1 l ogico, ou seja, quando chegar um pulso de clock, a sa da mudar a para o seu estado oposto. Note tamb em que a sa da do ip-op 1 est a ligada ` a entrada clock do ip-op 2 e assim, sucessivamente. O pequeno c rculo na entrada clock signica que o ip-op ir a chavear na transi ca o da borda de descida do pulso de rel ogio, ou seja, na transi ca o do n vel 1 para o n vel 0. Os LEDs mostram o resultado da contagem. O LED A apresentar a o bit menos signicativo, enquanto que o D apresentar a o mais signicativo. A contagem e realizada de acordo com a tabela a seguir. O contador inicia a sua contagem no n umero bin ario 0000 e termina no n umero 1111. Ap os isso, o contador volta para o n umero 0000 e inicia o ciclo de contagem novamente.

Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

D C 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1

B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

CAP ITULO 14.

179

As formas de onda que ocorrem neste contador s ao apresentadas na gura abaixo.

clock

1 0 1 0 1 0 1 0 1 0

Q FF1 Q FF2

Q FF3 Q FF4

Note que as sa das dos ip-ops somente trocam de estado quando vier a borda de descida de um pulso na entrada clock de cada um dos ip-ops.

O contador da gura 14.1 tamb em pode ser utilizado como divisor de frequ encias. Para isso, basta notar na gura acima que a entrada clock do primeiro ip-op possui 16 pulsos, enquanto que a entrada clock do segundo ip-op (sa da do primeiro) possui 8 pulsos, ou seja, a frequ encia foi dividida por 2. J a as sa das dos ip-ops 2, 3 e 4 possuem, respectivamente, 4 pulsos, 2 pulsos e 1 pulso.

CAP ITULO 14.

180

14.3

Contadores diversos

Suponha que deseja-se projetar um contador ass ncrono para realizar uma contagem de 000 a 101 (de 0 a 5 em decimal). De acordo com a tabela abaixo, 3 bits s ao necess arios para realizar esta contagem. Decimal C 0 0 1 0 2 0 3 0 4 1 5 1 B A 0 0 0 1 1 0 1 1 0 0 0 1

Para projetar um contador deste tipo, basta limpar ou resetar as sa das do contador, atrav es das entradas CLR (CLEAR), imediatamente ap os o u ltimo estado do contador, que seria correspondente ao n umero 110, isto e, 6 em decimal. Um contador ass ncrono que realiza a contagem de 000 a 101 e apresentado na gura 14.2 a seguir.

C 1 J clock FF1 > CK 1 K CLR Q 1 J FF2 > CK 1 K CLR Q 1 J FF3 > CK 1 K CLR Q

Figura 14.2: Contador ass ncrono de 0 a 5. De acordo com a gura acima, a porta NAND tem a fun c ao de resetar o contador, ap os a contagem mais alta (101), ou seja, quando as sa das do contador tentam ir para o n umero bin ario 110, as sa das s ao imediatamente limpas atrav es das entradas CLR (CLEAR) dos ip-ops JK.

CAP ITULO 14. As formas de onda s ao apresentadas na gura abaixo.

181

clock

1 0 1 0 a 1 0 1 0

Q FF1 Q FF2

Q FF3

No ponto a da gura acima, as sa das FF2 e FF3, ambas em 1, s ao aplicadas nas entradas de uma porta NAND, que ir a produzir na sua sa da um 0, que por sua vez ir a ativar as entradas CLR (CLEAR) dos ip-ops, zerando assim as sa das do contador. O pulso no ponto a possui uma dura ca o de tempo muito curta, isto e, da ordem de nanosegundos , de modo que a ilumina ca o das sa das nem chegam a ocorrer.

14.4

Contador de d ecadas

Um contador de d ecadas e aquele que realiza contagens de 0000 a 1001 (de 0 a 9 em decimal). Um esquema de um contador de d ecadas ass ncrono e apresentado na gura abaixo.

D 1 J clock FF1 > CK 1 K CLR Q 1 J FF2 > CK 1 K CLR Q 1 J FF3 > CK 1 K CLR Q 1 J FF4 > CK 1 K CLR Q

Figura 14.3: Contador ass ncrono de d ecada (0 a 9).

1 nanosegundo = 109 segundos

CAP ITULO 14.

182

O princ pio de funcionamento deste contador e an alogo ao da gura 14.2, ou seja, quando as sa das do contador tentam atingir um estado posterior ` a m axima contagem, que corresponde ao n umero 1010 em bin ario (10 em decimal), as sa das do contador s ao imediatamente zeradas atrav es das entradas CLR (CLEAR) dos ip-ops JK. Ap os as sa das serem reajustadas para 0000, o processo de contagem inicia-se novamente at e 1001 e assim, sucessivamente. As formas de onda que ocorrem neste contador s ao apresentadas na gura abaixo.
1 0 1 0 1 0 1 0 1 0

clock

Q FF1 Q FF2

Q FF3 Q FF4

14.5

Contador ass ncrono de um n umero qualquer

Para projetar um contador ass ncrono de um n umero qualquer e necess ario: determinar o n umero bin ario posterior ` a m axima contagem que o contador deve realizar. No caso do contador de d ecadas, o n umero posterior ` a m axima contagem eo n umero bin ario 1010 (10 em decimal); identicar os bits do n umero posterior ` a m axima contagem que valem 1 e ligar as sa das correspondentes do contador na entrada de uma porta NAND; ligar a sa da da porta NAND nas entradas CLR (CLEAR) dos ip-ops para realizar o reset do contador, quando a m axima contagem for atingida.

CAP ITULO 14.

183

14.6

Contador ass ncrono com ip-ops do tipo D

Para projetar um contador ass ncrono com ip-ops do tipo D, e necess ario que as sa das dos ip-ops sejam invertidas em cada borda de descida da entrada clock. Para do mesmo ip-op. isso, basta ligar a entrada de dados D na sa da complementar Q O esquema de um contador ass ncrono de d ecadas de 0 a 9 com ip-ops do tipo D e apresentado na gura abaixo.

D D clock Q D Q D Q D Q

> CK CLR

> CK CLR

> CK CLR

> CK CLR

Figura 14.4: Contador ass ncrono de d ecadas de 0 a 9 com ip-ops do tipo D.

14.7

Exerc cios

c oes dos seguintes contaExerc cio 72 Usando ip-ops JK, desenhe o esquema de liga dores ass ncronos: de 0 a 15 ; de 0 a 9 (d ecadas) ; de 0 a 12 . Exerc cio 73 Refa ca o exerc cio anterior, usando apenas ip-ops do tipo D.

CAP ITULO 14.

184

14.8

Contador ass ncrono decrescente

O circuito que efetua a contagem decrescente e o mesmo que efetua a contagem crescente, com a diferen ca de que a sa da do contador e composta pelas sa das complementares dos ip-ops. Isto pode ser vericado atrav es da tabela abaixo.

Contagem Crescente Decimal Bin ario D C B A 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1

Contagem Decrescente Decimal Bin ario C B A D 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

CAP ITULO 14.

185

O circuito que realiza a contagem decrescente apresenta o esquema de liga c oes da seguinte gura.

1 J clock FF1 > CK

1 J FF2 > CK

1 J FF3 > CK

1 J FF4 > CK

1 K

1 K

1 K

1 K

Figura 14.5: Contador ass ncrono decrescente de 15 a 0.

Outra maneira de construir um contador decrescente e utilizar as sa das comple mentares Q como entrada clock dos ip-ops 2, 3 e 4. O esquema de liga c oes deste outro contador decrescente e apresentado na gura abaixo.

D Q 1 J FF2 > CK Q 1 K Q Q 1 J FF3 > CK 1 K Q Q 1 J FF4 > CK 1 K Q Q

1 J clock FF1 > CK 1 K

Figura 14.6: Contador ass ncrono decrescente de 15 a 0.

CAP ITULO 14.

186

De acordo com o esquema anterior, os estados dos ip-ops somente mudam de n vel l ogico na borda de descida da entrada clock de cada um dos ip-ops. As formas de onda deste contador est ao apresentadas na seguinte gura.
clock 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

Q FF1 Q FF1 Q FF2 Q FF2

Q FF3 Q FF3

Q FF4 Q FF4

14.9

Contador ass ncrono crescente ou decrescente

Um circuito l ogico que realiza contagens ass ncronas tanto crescentes, assim como, decrescentes e apresentado na gura 14.7 abaixo.

D 1 J clock FF1 > CK 1 K Q Q 1 J FF2 > CK 1 K Q Q 1 J FF3 > CK 1 K Q Q 1 J FF4 > CK 1 K Q Q

E (enable)

Figura 14.7: Contador ass ncrono crescente ou decrescente.

CAP ITULO 14.

187

Segundo a gura 14.7, as entradas clock dos ip-ops 2, 3 e 4 s ao dadas pela seguinte express ao: E CK = Q E = QE + Q Quando a entrada E (enable) valer 1, as sa das dos ip-ops 1, 2 e 3 funcionar ao como entrada clock para os ip-ops 2, 3 e 4, respectivamente. Neste caso, a contagem ser a crescente. Por outro lado, quando a entrada E (enable) for 0, as sa das complementares dos ip-ops 1, 2 e 3 e que funcionar ao como entrada clock para os ip-ops 2, 3 e 4, respectivamente. Neste caso, a contagem ser a decrescente. O funcionamento deste contador est a sintetizado na seguinte tabela.

contagem crescente E=1 CK = Q CK = Q1 + Q0

contagem decrescente E=0 CK = Q CK = Q0 + Q1

14.10

Contadores s ncronos

Os contadores s ncronos s ao aqueles em que os ip-ops possuem a mesma entrada clock. O esquema geral de um contador s ncrono com ip-ops JK e apresentado na gura abaixo.

J1 > CK K1 clock

Q1

J2 > CK

Q2

J N-1 QN-1 > CK

JN > CK KN

QN

Q1

K2

Q2

KN-1 QN-1

QN

CIRCUITO COMBINACIONAL

Figura 14.8: Esquema geral de um contador s ncrono.

CAP ITULO 14.

188

Para realizar uma determinada contagem e necess ario projetar um circuito combinacional, que ir a depender da tabela da verdade do ip-op JK, que est a representada a seguir. J K 0 0 0 1 1 0 1 1 Q se mant em 0 1 inverte

De acordo com a tabela acima, a sa da atual de um ip-op pode depender do seu estado anterior. Na medida em que chega uma borda de descida da entrada clock, quatro casos poss veis podem ocorrer com a sa da de um ip-op. Estes casos est ao representados na tabela abaixo. Caso 1 2 3 4 Sa da anterior 0 0 1 1 Sa da atual 0 1 0 1 J K 0 X 1 X X 1 X 0

= = = =

Os casos da tabela acima podem ser analisados do seguinte modo: caso 1: sa da anterior em 0 se mant em em 0 As entradas dos ip-ops devem assumir os valores J=0 e K=0 ou os valores J=0 e K=1. Como a entrada K pode ser 0 ou 1, pode-se usar a nota ca o K=X na tabela acima. caso 2 : sa da anterior em 0 muda para 1 As entradas dos ip-ops devem assumir os valores J=1 e K=0 ou os valores J=1 e K=1. Como a entrada K pode ser 0 ou 1, pode-se usar a nota ca o K=X na tabela acima. caso 3 : sa da anterior em 1 muda para 0 As entradas dos ip-ops devem assumir os valores J=0 e K=1 ou os valores J=1 e K=1. Como a entrada J pode ser 0 ou 1, pode-se usar a nota ca o J=X na tabela acima. caso 4 : sa da anterior em 1 se mant em em 1 As entradas dos ip-ops devem assumir os valores J=0 e K=0 ou os valores J=1 e K=0. Como a entrada J pode ser 0 ou 1, pode-se usar a nota ca o J=X na tabela acima.

CAP ITULO 14.

189

14.10.1

Projeto de um contador s ncrono de 0 a 7

O projeto de um contador s ncrono consiste, basicamente, em determinar o circuito combinacional da gura 14.8, que ir a denir a contagem a ser realizada. Um contador de 0 a 7 inicia a sua contagem no n umero bin ario 000 e termina no n umero 111. Ap os isso, o contador volta para o n umero 000 e reinicia o ciclo de contagem novamente. As entradas e as sa das de um contador s ncrono de 0 a 7 est ao indicadas na tabela abaixo. Decimal 0 1 2 3 4 5 6 7 Q3 0 0 0 0 1 1 1 1 Q2 0 0 1 1 0 0 1 1 Q1 0 1 0 1 0 1 0 1 J1 1 X 1 X 1 X 1 X K1 X 1 X 1 X 1 X 1 J2 0 1 X X 0 1 X X K2 X X 0 1 X X 0 1 J3 0 0 0 1 X X X X K3 X X X X 0 0 0 1

Para determinar o circuito combinacional, basta obter as express oes simplicadas para cada uma das entradas dos ip-ops. Pela tabela acima, obtem-se diretamente que: J1 = 1 e K1 = 1

As express oes para as demais entradas dos ip-ops podem ser obtidas atrav es dos mapas de Karnaugh abaixo.
Q1 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2 X X Q1 1 X X 1 J2 = Q 1 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2 X Q1 X Q1 X 1 1 X

K2 = Q 1

Q1 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2 X X

Q1 Q3 Q2 1 X X Q3 Q2 Q3 Q2 Q3 Q2

Q1 X X

Q1 X X 1

J3 = Q 1 Q 2

K3 = Q1 Q2

CAP ITULO 14. O circuito l ogico do contador s ncrono de 0 a 7 e apresentado na gura abaixo.

190

Q3 Q2 Q1 1 J1 > CK K1 clock Q1 J2 > CK K2 Q2 J3 > CK K3 Q3

Figura 14.9: Contador s ncrono de 0 a 7.

As formas de onda que ocorrem neste contador s ao apresentadas na gura abaixo.

clock

1 0 1 0 1 0 1 0

Q1 Q2 Q3

14.11

Exerc cio

Exerc cio 74 Projete um contador s ncrono de 0 a 9.

CAP ITULO 14.

191

14.12

Contador s ncrono de uma seq u encia qualquer

Para projetar um contador s ncrono de uma seq u encia qualquer basta determinar o circuito combinacional que ser a ligado nas entradas dos ip-ops JK. Na tabela abaixo, est a representada a tabela da verdade do ip-op JK, analisada anteriormente.

J K 0 0 0 1 1 0 1 1

Q se mant em 0 1 inverte

De acordo com a tabela acima, a sa da atual de um ip-op pode depender do seu estado anterior. Na medida em que chega uma borda de descida da entrada clock, quatro casos poss veis podem ocorrer com a sa da do ip-op. Estes casos est ao representados na tabela abaixo.

Caso 1 2 3 4

Sa da anterior 0 0 1 1

= = = =

Sa da atual 0 1 0 1

J K 0 X 1 X X 1 X 0

CAP ITULO 14.

192

14.13

Exemplo de projeto

Deseja-se projetar um contador que gere uma seq u encia de acordo com a gura abaixo.

1 4 5 6 7 8 9 11 12 14 15 0 13

2 3 10

As entradas e as sa das do contador s ncrono, que geram a seq u encia acima, est ao indicadas na tabela a seguir.

Decimal 4 5 6 7 8 9 11 12 14 15 0 1 2 3 10 13

Q3 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 1

Q2 1 1 1 1 0 0 0 1 1 1 0 0 0 0 0 1

Q1 0 0 1 1 0 0 1 0 1 1 0 0 1 1 1 0

Q0 0 1 0 1 0 1 1 0 0 1 0 1 0 1 0 1

J3 0 0 0 1 X X X X X X 0 0 0 1 X X

K3 X X X X 0 0 0 0 0 1 X X X X 0 1

J2 X X X X 0 0 1 X X X 0 0 0 0 1 X

K2 0 0 0 1 X X X 0 0 1 X X X X X 1

J1 0 1 X X 0 1 X 1 X X 0 1 X X X 0

K1 X X 0 1 X X 1 X 0 1 X X 0 0 1 X

J0 1 X 1 X 1 X X 0 1 X 1 X 1 X 1 X

K0 X 1 X 1 X 0 1 X X 1 X 1 X 1 X 1

Para determinar o circuito combinacional, basta determinar as express oes simplicadas para cada uma das entradas dos ip-ops, que podem ser obtidas atrav es dos mapas de Karnaugh a seguir.

CAP ITULO 14.

193

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

0
0

1 1 X X

0 0 X X

X X 1 0

X X 0 0

0 X X

X 0 0

X 1 0

X X

J3 = Q 1 Q 0

K3 = Q 2 Q 0

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

0
X

0 X X 0

0
X

0 X X 1

X
0

X 1 1 X

X 0 0 X

0 1 X

X 0

X 1

0 X

J2 = Q 3 Q 1

K2 = Q 3 Q 0 + Q 1 Q 0

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

0 0 1 0

1 1

X X X X
( Q3 Q 2 )

X X X X

X
X

0 1 1 1

0 0 0 1

X X X

0 1

X X

J1 = Q 0

K1 = Q 2 Q 0 + Q 3 Q 2

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

1
1

X X X X

1 1 1 1

X
X

1 1 1 1

X X X X

X X X

1 1 0

0 1

X X

J0 = Q 3 + Q2 + Q 1

K0 = Q 3 + Q2 + Q 1

CAP ITULO 14. O circuito l ogico do contador s ncrono e apresentado na gura abaixo.

194

J0

Q0

J1

Q1

J2

Q2

J3

Q3

> CK
K0 Q0

> CK
K1 Q1

> CK
K2 Q2

> CK
K3 Q3

clock

14.14

Contador de anel

O contador de anel gera uma seq u encia de acordo com a gura abaixo.

2 1 8
As entradas e as sa das do contador de anel est ao indicadas na tabela da verdade abaixo. Decimal 1 2 4 8 Q3 0 0 0 1 Q2 0 0 1 0 Q1 0 1 0 0 Q0 1 0 0 0 J3 0 0 1 X K3 X X X 1 J2 0 1 X 0 K2 X X 1 X J1 1 X 0 0 K1 X 1 X X J0 X 0 0 1 K0 1 X X X

Inicializando as sa das dos ip-ops com um dos estados da tabela acima, o contador ir a permanecer sempre dentro do mesmo ciclo. Assim, os outros estados podem ser considerados como irrelevantes. As express oes simplicadas para cada uma das entradas dos ip-ops s ao obtidas atrav es dos mapas de Karnaugh a seguir.

CAP ITULO 14.

195

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

X
1

X X X X

0 X X X

X
X

X X X X

X X X X

X X X

X X X

X X

X 1

J3 = Q 2

K3 = 1

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

X
X

X X X X

1 X X X

X
1

X X X X

X X X X

X X X

X X X
K2 = 1

X 0

X X

J2 = Q 1

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

X
0

X X X X

X X X X

X
X

X X X X

1 X X X

X X X

X X X

X 0

X X

J1 = Q 0

K1 = 1

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

X
0

X X X X

0 X X X

X
X

X X X X

X X X X

X X X

X X X

X 1

X X

J0 = Q 3

K0 = 1

CAP ITULO 14. O circuito l ogico do contador de anel e apresentado na gura abaixo.

196

Q3 Q2 Q1 Q0 J0 PR Q0 J1 PR Q1 J2 PR Q2 J3 PR Q3

> CK
1 K0 clock Q0 CLR

> CK
1 K1 Q1 CLR

> CK
1 K2 CLR Q2

> CK
1 K3 Q CLR 3

As formas de onda que ocorrem neste contador s ao apresentadas na gura abaixo.

clock

1 0 1 0 1 0 1 0 1 0

Q0 Q1 Q2 Q3

14.15

Exerc cios

Exerc cio 75 Projete um contador s ncrono que gere a seq u encia da gura abaixo. Suponha que os estados n ao pertencentes ao diagrama s ao irrelevantes.

10

Exerc cio 76 Projete um contador s ncrono de 9 a 0.

Cap tulo 15

15.1

Interface com vari aveis anal ogicas

Todas as grandezas f sicas s ao de natureza anal ogica: temperatura, vaz ao, press ao, posi ca o, velocidade, acelera c ao, sinais de voz, etc. Esses sinais s ao cont nuos no tempo e podem assumir innitos valores dentro de um intervalo de observa ca o. Quando um sistema digital e usado para controlar ou monitorar os sinais de um processo e necess ario converter essas vari aveis anal ogicas para digital, por meio de um conversor anal ogico-digital A/D. Da mesma forma, para que o resultado desse processamento digital, em por exemplo um computador, volte para o mundo real anal ogico, e necess aria outra convers ao de sinais, por meio de um conversor digital-anal ogico D/A. A gura abaixo ilustra esse problema. Nessa gura, o transdutor e um dispositivo que converte a grandeza f sica, numa vari avel el etrica de tens ao ou corrente anal ogica, como por exemplo, termistores, sensores de press ao, vaz ao, tac ometros, etc.

Grandeza fsica

Transdutor

Varivel eltrica

Conversor

Sistema Digital "computador"

Conversor

Varivel eltrica

analgica Analgico / Digital

Digital / Analgico analgica

197

CAP ITULO 15.

198

15.2

Conversor Digital-Anal ogico D/A

Converte um c odigo digital de entrada em uma tens ao ou corrente proporcional, ou seja: sa da anal ogica = K entrada (decimal) , sendo K um fator de proporcionalidade, com unidade de tens ao ou corrente. Na gura abaixo est a representado o esquema de um conversor D/A com 4 bits de entrada ABCD e uma sa da anal ogica Vout.

Vref = 15 V A Entradas digitais B C D Conversor Digital / Analgico D/A

Sada analgica Vout

Na tabela abaixo, est ao representadas as sa das Vout do conversor, supondo um fator de proporcionalidade K = 1V.
A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Vout (Volts) 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

15.2.1

Fundo de escala

a maior sa E da que o conversor e capaz de gerar. No conversor acima, o fundo de escala Asf e igual ` a tens ao de alimenta c ao, ou seja, Asf = V ref = 15V.

CAP ITULO 15.

199

15.2.2

Resolu c ao

A resolu ca o de um conversor D/A e a menor varia c ao que pode ocorrer na sua sa da quando a entrada digital se altera. De acordo com a tabela anterior, a resolu ca o do conversor e de 1V, pois essa e a menor varia c ao que pode ocorrer na sa da Vout. Quando as entradas do conversor variam de 0000 a 1111, a sa da Vout tem a forma de onda de uma escada, conforme representado na gura abaixo. A resolu c ao e igual ao tamanho do degrau da escada, que e igual ` a constante de proporcionalidade K .
Vout 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Fundo de escala

} Resoluo = tamanho do degrau = K = 1V tempo

Num conversor de N bits, a escada possui (2N 1) degraus. Sendo Asf o fundo de escala, a resolu c ao tamb em pode ser calculada por: Resolu ca o = K = 2N Asf . 1

A resolu ca o percentual (%) e expressa como uma porcentagem do fundo de escala Asf , ou seja: Resolu ca o (%) = K Asf 100% 1 100% = N = N 100% . Asf 2 1 Asf 2 1

A resolu c ao percentual (%) depende apenas do n umero N de bits do conversor, que e normalmente a especica c ao utilizada pela maioria dos fabricantes.

CAP ITULO 15.

200

Exerc cio 77 Um DAC de 5 bits tem sa da em corrente. Para uma entrada digital de 10100, e gerada uma corrente de 10mA. Quanto ser a a corrente anal ogica de sa da Iout, quando a entrada digital for 11101? Solu c ao: Para uma entrada digital de 101002 = 2010 , tem-se que: Iout = K entrada 10mA = K 20 K = 0,5mA . Para uma entrada digital de 111012 = 2910 , a sa da anal ogica Iout vale: Iout = K entrada Iout = 0,5mA 29 Iout = 14,5mA .

Exerc cio 78 Qual e o maior valor da sa da de um DAC de 8 bits que gera 1V de sa da quando a entrada digital e 00110010? Solu c ao: Para uma entrada digital de 001100102 = 5010 , tem-se que: V out = K entrada 1V = K 50 K = 0,02V . Para uma entrada digital de 111111112 = 25510 , a sa da anal ogica V out vale: V out = K entrada V out = 0,02V 255 V out = 5,1V .

Exerc cio 79 O tamanho do degrau de um DAC de N=10 bits e K = 10mV . Determine a resolu c ao percentual e a tens ao de sa da de fundo de escala. Solu c ao: 1 1 1 100% = 100% = 100% = 0,1% . 2N 1 210 1 1023

Resolu ca o (%) =

K=

2N

Asf Asf = K (2N 1) = 10mV 1023 = 10,23V . 1

CAP ITULO 15.

201

Exerc cio 80 A sa da de um computador tem um conversor D/A que controla a velocidade de um motor, que varia de 0 a 1000 rpm. Quantos bits deve ter o conversor D/A para que a velocidade do motor esteja no m aximo a 2 rpm do valor desejado? Solu c ao: A velocidade do motor varia de 0 a 1000 rpm, assim como, a sa da do conversor varia de 0 at e um fundo de escala de corrente ou tens ao el etrica. Cada degrau da sa da do conversor D/A produz um degrau de rota ca o no motor. Deseja-se que o tamanho do degrau seja no m aximo K = 2 rpm. Logo, K Logo, N 2N Asf 1000 2 N 2N 1 500 2N 501. 1 2 1 ln 501 N 9 bits. ln 2

15.2.3

Conversor D/A com amplicador operacional

Na gura abaixo e apresentado um circuito com amplicador operacional, que produz na sa da V out uma soma ponderada das tens oes de entrada, ou seja: i = iA + iB + iC + iD V out VA VB VC VD = + + + R R 2R 4R 8R R R R R V out = VA + VB + VC + VD R 2R 4R 8R VB VC VD V out = VA + + + . 2 4 8

(15.1)

R
VA

iA iB iC i

2R
VB

4R
VC VD

Vout

8R

iD

O sinal negativo em V out e devido ` a congura c ao inversora do amplicador operacional.

CAP ITULO 15.

202

Na tabela abaixo e apresentada a sa da V out do conversor, supondo que as entradas digitais (VA , VB , VC , VD ) valem 0 ou 5V. Note que a resolu ca o do conversor D/A (tamanho do degrau) e K = 0,625V e o fundo de escala e Asf = 9,375V.
A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Vout (Volts) 0 -0,625 -1,250 -1,875 -2,500 -3,125 -3,750 -4,375 -5,000 -5,625 -6,250 -6,875 -7,500 -8,125 -8,750 -9,375

Para produzir a convers ao correta, os valores dos resistores devem ser binariamente ponderados, ou seja, os valores devem aumentar de um fator de 2 a partir do bit mais signicativo.

15.2.4

Conversor D/A com amplicador operacional e rede R/2R

O conversor D/A anterior utiliza resistores ponderados para produzir o peso apropriado para cada bit. Para conversores de alta resolu c ao com muitos bits, os resistores devem variar numa faixa longa de valores, isto e, desde k at e M . Por em, com a atual tecnologia e dicil produzir resistores de alta precis ao que possam variar numa faixa t ao longa de valores. Por isso, utiliza-se uma rede R/2R de resistores na entrada do amplicador operacional, pois a varia c ao de resistores e bem menor.
Rx
Vin

R 2R

2R

2R

2R

2R

2R

Vout

VD

VC

VB

VA

CAP ITULO 15. Supondo VB = VC = VD = 0, o circuito resultante e o da gura abaixo.

Rx
Vin1

203

2R 2R 2R
Vout

VA

A tens ao V in1 na entrada do amplicador operacional e V in1 = RVA VA = . R + 2R 3

Supondo VA = VC = VD = 0, o circuito resultante e o da gura abaixo.

Rx
Vin2

R 2R 2R 2R

2R
Vout

VB

A tens ao V in2 na entrada do amplicador operacional e VB . 2 6 Supondo VA = VB = VD = 0, o circuito resultante e o da gura abaixo. V in2 = =
Rx
Vin3
RVB R+2R

R 2R 2R 2R

R 2R

2R
Vout

VC

A tens ao V in3 na entrada do amplicador operacional e V in3 =

VC 3

VC . 12

CAP ITULO 15. Supondo VA = VB = VC = 0, o circuito resultante e o da gura abaixo.

Rx

204

Vin4

2R 2R 2R 2R 2R 2R
Vout

VD

A tens ao V in4 na entrada do amplicador operacional e V in4 = VD . 24

Pelo teorema da superposi c ao a tens ao V in na entrada do amplicador operacional e a soma das tens oes produzidas por cada fonte, separadamente, ou seja: V in = V in1 + V in2 + V in3 + V in4 VA VB VC VD = + + + 3 6 12 24 VB VC VD 1 VA + + + . = 3 2 4 8 Por meio do resistor Rx da realimenta c ao do operacional pode-se ajustar o ganho do amplicador. Escolhendo, por exemplo Rx = 6R, a sa da do amplicador operacional resulta como Rx VB VC VD V out = V in = VA + + + . 2R 2 4 8

15.2.5

Precis ao dos conversores D/A

Normalmente, a precis ao e especicada por meio do erro de fundo de escala ou de linearidade, que s ao expressos como uma porcentagem do fundo de escala F.S.

15.2.6

Erro de fundo de escala

o desvio m E aximo da sa da do conversor D/A, expresso como uma porcentagem do fundo de escala. Supondo que um conversor tenha um fundo de escala de 9,375V e uma precis ao de 0,01% F.S., ent ao erro F.S. = 0,01% 9,375V = 0,9375mV , ou seja, o conversor pode apresentar na sa da uma diferen ca de at e 0,9375mV.

CAP ITULO 15.

205

15.2.7

Erro de linearidade

o desvio m E aximo do tamanho do degrau do conversor D/A. Por exemplo, se o tamanho do degrau e de 0,625V e se o conversor tiver um erro de linearidade de 0,01% F.S., isso signica que o tamanho do degrau pode ter uma varia c ao de at e 0,9375mV. Exerc cio 81 Um DAC de 8 bits tem uma sa da de fundo de escala de 2mA e uma precis ao de 0,5% F.S. Qual e a faixa poss vel da sa da para uma entrada de 10000000? Solu c ao: Para uma entrada digital de 111111112 = 25510 , tem-se que: 2 mA . 255 Para uma entrada digital de 100000002 = 12810 , a sa da anal ogica Iout vale: Iout = K entrada 2mA = K 255 K = Iout = K entrada Iout = O erro de fundo de escala e erro F.S. = 0,5% 2mA = 0,01mA . Portanto, a sa da real pode variar de 0,994mA a 1,014mA. 2 mA 128 Iout = 1,004mA . 255

15.2.8

Erro de oset

O erro de oset e a tens ao que h a na sa da do conversor quando a entrada e nula. Se o erro n ao e corrigido, ele e somado na sa da para todas as combina co es de entrada. Na tabela abaixo s ao mostradas as sa das ideal e com erro de oset de 2mV para algumas entradas, supondo-se um degrau perfeito de 100mV.
Entrada 0000 0001 1000 1111 Sa da ideal (mV) 0 100 800 1500 Sa da real (mV) 2 102 802 1502

Muitos conversores possuem um potenci ometro de ajuste de oset, que permite zerar a sa da, quando e aplicada uma entrada nula.

15.2.9

Tempo de estabiliza c ao

o tempo que a sa E da do conversor leva para ir do zero ao fundo de escala, quando a entrada bin aria muda desde todos os bits em 0 at e todos os bits em 1.

CAP ITULO 15.

206

15.3

Convers ao D/A para mais algarismos

Para converter um n umero decimal com mais de um algarismo, basta ampliar os circuitos analisados anteriormente. Um circuito para converter n umeros de 3 algarismos e mostrado na gura abaixo. Cada grupo de 4 bits do c odigo BCD representa um algarismo decimal, sendo que o mais signicativo e representado pelos bits ABCD, seguido por A B C D e por A B C D .
R

algarismo mais significativo

VA

Rx

2R
VB

4R
VC VD VA' Vout

8R 10R 20R

VB'

40R
VC' VD'

80R 100R

algarismo menos significativo

VA''

200R
VB''

400R
VC'' VD''

800R

De acordo com a gura acima, a sa da V in e dada por V out = Rx VA VB VC VD VA VB VC VD VA VB VC VD + + + + + + + + + + + R 1 2 4 8 10 20 40 80 100 200 400 800 .

Exemplo 42 Supondo que as entradas do circuito acima representem o n umero bin ario ABCDA B C D A B C D = 01001001101 do c odigo BCD, que corresponde ao decimal 49510 . Deseja-se obter uma tens ao anal ogica equivalente na sa da V out do circuito. Adotando resistores Rx = 160 e R = 100 e supondo que as tens oes de entrada do circuito sejam 0 ou 5V, obt em-se 5 0 0 5 0 5 0 5 160 0 5 0 0 + + + + + + + + + + + = 4,95V 100 1 2 4 8 10 20 40 80 100 200 400 800

V out =

que e proporcional aos algarismos de entrada.

CAP ITULO 15.

207

A convers ao D/A com mais algarismos tamb em pode ser realizada com redes R/2R. Na gura abaixo e apresentado um circuito que faz a convers ao de n umeros de 3 algarismos. Cada grupo de 4 bits do c odigo BCD representa um algarismo decimal.
Rx V1

R 2R

2R

2R

2R

2R

2R

Vout

VD

VC

VB

VA

V10

10R

10R

10R
20R

20R

20R

20R

20R

20R

VD'

VC'

VB'

VA'

V100

100R

100R

100R 200R

200R

200R

200R

200R

200R

VD''

VC''

VB''

VA''

Pode-se mostra que: V out = Rx V1 V10 V100 + + 2R 1 10 100

CAP ITULO 15.

208

15.4

Conversor Anal ogico-Digital A/D

Converte uma entrada anal ogica em um c odigo digital de sa da. Na gura abaixo est a representado o esquema de um conversor A/D com uma entrada anal ogica Vin e com uma sa da de 4 bits ABCD.

Entrada analgica Vin

Conversor Analgico / Digital A/D

A B C D Sadas digitais

O esquema b asico de um circuito que realiza a convers ao A/D e representado na gura abaixo.
clear D clock Contador CK de Dcada Q A

> CK
D Q B

>

> CK
Vin S D VR A' B' C' D' D Q D Q C

> CK
Conversor D/A

> CK

O circuito e composto por um contador de d ecadas que gera o c odigo BCD nas sa das ABCD. Estas sa das entram num conversor D/A, gerando na sua sa da uma tens ao de refer encia VR . A tens ao V in, a ser convertida para digital, e comparada com a tens ao VR por meio de um amplicador operacional. A tens ao V in e ligada na entrada positiva do amplicador operacional e a tens ao VR e ligada na entrada negativa.

CAP ITULO 15.

209

Enquanto a entrada V in for maior que a tens ao VR , a sa da do amplicador ser a S = 1. Quando a entrada V in for menor que a tens ao VR , a sa da do amplicador ser a S = 0, ou seja: V in > VR S = 1 V in < VR S = 0 A sa da S do comparador e ligada numa porta AND e tamb em nas entradas clock dos ip-ops tipo D. Enquanto a sa da do comparador for S = 1, a porta AND permite a passagem dos pulsos de clock que fazem com que o contador realize uma contagem, alterando os estados das suas sa das. Quando a sa da do comparador mudar para S = 0, a porta AND bloqueia a passagem dos pulsos de clock, fazendo com que o contador interrompa a contagem, fornecendo nas suas sa das o resultado do c odigo digital, correspondente ` a tens ao anal ogica da entrada V in. Quando a sa da do comparador muda de 1 para 0, ocorre um pulso com borda de descida nas entradas clock dos ip-ops tipo D, fazendo com que as sa das ABCD do contador sejam armazenadas nas sa das ABCD dos ip-ops, que ir ao apresentar o c odigo digital correspondente ` a tens ao anal ogica da entrada V in. Os ip-ops armazenam as sa das ABCD do c odigo digital enquanto e reiniciado o processo de contagem e at e que a pr oxima convers ao seja conclu da, ou seja, quando for gerado um novo pulso de descida na entrada clock dos ip-ops. O processo e reiniciado quando e aplicado um pulso com n vel 0 na entrada clear do contador, zerando as suas sa das. Isso faz com que a tens ao VR volte para 0 e S volte para 1, permitindo a passagem de pulsos para a entrada clock do contador e reiniciando o processo de contagem novamente. Se a tens ao da entrada anal ogica V in for um n umero fracion ario, o c odigo digital ser a arredondado para um n umero superior. Se for necess ario mais algarismos para melhorar a precis ao, basta inserir no circuito mais contadores de d ecada, mais quatro ip-ops para cada contador e um conversor D/A com entradas para mais algarismos.

Cap tulo 16

16.1

Mem orias

S ao dispositivos usados em computadores e perif ericos para armazenarem informa c oes.

16.1.1

Acesso das informa co es

As mem orias acessam as informa co es em determinadas localidades, que s ao denominadas de endere cos. O acesso ` as informa co es pode ser sequencial ou aleat orio. Acesso sequencial Para acessar um certo endere co, caso este n ao seja o primeiro, e necess ario passar por outros endere cos intermedi arios at e se chegar ao endere co procurado. Este tipo de acesso ocorre com as tas magn eticas. Neste caso, o tempo de acesso ` a uma informa c ao gravada no m da ta ser a maior que o tempo de acesso de uma informa c ao gravada no in cio. Acesso aleat orio As mem orias deste tipo possuem o mesmo tempo de acesso em qualquer endere co. Exemplo: mem orias RAM (Random Access Memory).

16.1.2

Volatilidade das mem orias

Mem orias vol ateis Perdem as informa co es armazenadas, quando a energia el etrica e desligada. Exemplo: mem orias RAM. Mem orias n ao-vol ateis Armazenam as informa co es, mesmo quando a energia el etrica e desligada. Exemplo: mem orias ROM (Read Only Memory), PROM (Programmable Read Only Memory), e EPROM (Erasable Programmable Read Only Memory) e mem orias magn eticas. 210

CAP ITULO 16.

211

16.1.3

Mem orias de leitura e escrita ou apenas de leitura

Mem orias de leitura e escrita Permitem ler e armazenar um dado localizado em um certo endere co. Exemplo: mem orias RAM. Mem orias apenas de leitura Permitem efetuar apenas a leitura. Este tipo de mem oria possui uma informa ca o xa, que e gravada pelo fabricante. Exemplo: mem orias ROM.

16.1.4

Armazenamento dos dados

Mem orias est aticas Os dados cam armazenados ap os serem inseridos nos endere cos. Mem orias din amicas Os dados precisam ser inseridos nos endere cos de tempos em tempos para que as informa co es n ao sejam perdidas. Neste caso, ocorre um refresh da mem oria.

16.1.5

Tipos de mem orias

Mem oria ROM - Read Only Memory Conforme j a mencionado, esta e uma mem oria apenas para leitura, cujos dados s ao gravados pelo fabricante. Al em disso, possuem acesso aleat orio e s ao n ao vol ateis, pois n ao perdem os dados com o desligamento da energia. Mem oria PROM - Programmable Read Only Memory Permite que o usu ario grave os dados na mem oria, por em de maneira denitiva. Ap os a programa ca o da mem oria PROM, esta transforma-se numa mem oria ROM, pois n ao e poss vel alterar a informa ca o armazenada. Mem oria EPROM - Erasable Programmable Read Only Memory uma mem E oria ROM program avel e apag avel. Os dados podem ser apagados atrav es de raios ultravioletas aplicados numa janela existente no encapsulamento do chip. Para se realizar uma simples modica ca o no programa, todos os dados s ao apagados, sendo necess aria uma completa reprograma ca o da mem oria. Ap os a programa c ao esta transforma-se numa mem oria ROM.

CAP ITULO 16. Mem oria EEPROM - Electrically Erasable Programmable Read Only Memory

212

Permite o apagamento de dados isolados, sem a necessidade de reprograma c ao total, sendo que as altera co es podem ser feitas pelo pr oprio sistema. Possui maior complexidade e um custo maior que as EPROMs. Necessita circuitos el etricos de suporte e possui baixa capacidade de armazenamento de bits por mil metro quadrado de sil cio. Mem oria Flash Mem oria n ao-vol atil com o recurso de apagamento el etrico das EEPROMs, por em com alta densidade de armazenamento de bits e um custo menor. Recebe este nome devido ao tempo curto de apagamento e de escrita. Uma mem oria ash t pica tem um tempo de escrita de 10s por byte comparada com o de 100s para a EPROM mais avan cada e 5ms para a EEPROM. Enquanto que uma mem oria ash demora centenas de milisegundos para ser apagada, uma EPROM de mesma capacidade demora cerca de 20 minutos com raios ultravioletas. Mem oria RAM - Random Access Memory Conforme j a mencionado, e uma mem oria de acesso aleat orio, que permite tanto a leitura, assim como, a escrita de dados. Al em disso, e uma mem oria vol atil, pois perde as informa co es armazenadas quando a energia e desligada. NVRAM - Non Volatile RAM Possui no mesmo chip uma RAM e uma EEPROM. Possui um circuito que detecta o decaimento de energia quando a mem oria est a para ser desligada. Neste instante, os dados s ao transferidos da RAM para a EEPROM. Mem oria CACHE Num computador, para que a CPU (Central Processing Unit) execute uma instru ca o, e necess ario que esta acesse a mem oria RAM. Como a velocidade da CPU e sempre muito maior que a da mem oria RAM, criou-se uma mem oria de alta velocidade, denominada de CACHE, cuja fun c ao e acelerar a transfer encia de informa c oes entre a CPU e a mem oria RAM e com isso aumentar o desempenho do computador. As mem orias CACHE s ao fabricadas com circuitos eletr onicos de alta velocidade. S ao mais r apidas, por em bem mais caras que as mem orias RAM. Como as mem orias RAM, as mem orias CACHE s ao tamb em vol ateis.

CAP ITULO 16.

213

16.2

Tecnologias da mem oria RAM

SRAM - Static RAM

SRAM e uma mem oria RAM com armazenamento est atico. As c elulas desta mem oria s ao constitu das essencialmente por ip-ops, que podem armazenar os dados enquanto a energia el etrica for mantida.

DRAM - Dynamic RAM

DRAM e uma mem oria RAM com armazenamento din amico. Os dados desta mem oria s ao armazenados em um pequeno capacitor. Como as cargas de um capacitor se perdem com o decorrer do tempo, estas mem orias precisam de uma recarga peri odica de suas c elulas de mem oria. Esta recarga recebe o nome de refresh (refrescamento). Nas DRAMs mais modernas, cada c elula de mem oria e recarregada a cada 2, 4 ou 8ms. Quando comparada com a mem oria SRAM, a mem oria DRAM e mais barata, devido ` a simplicidade de suas c elulas, que consomem menos energia e possuem um tamanho menor. O tamanho menor de cada c elula permite construir uma placa com mem oria DRAM mais densa, ou seja, com uma capacidade de armazenamento maior que uma SRAM. Por outro lado as mem orias SRAM s ao mais r apidas que as mem orias DRAM.

SDRAM - Synchronous DRAM

Para realizar o refresh, a mem oria DRAM precisa de um circuito externo de suporte. Assim, criou-se a mem oria SDRAM, que possui um modo de auto-refresh s ncrono, que reduz a quantidade de circuitos externos de suporte para o refresh.

DDR SDRAM - Double Data Rate SDRAM

Os dados s ao transferidos nas duas bordas (descida e subida) do sinal de clock. Com isso, consegue-se dobrar a taxa de transfer encia de dados sem precisar aumentar a frequ encia do sinal de clock no barramento. Assim, se uma mem oria SDRAM comum tem um clock de 100MHz, uma mem oria DDR ter a um clock com o dobro da frequ encia, ou seja, 200MHz.

16.3

Esquema geral de uma mem oria RAM

O esquema geral de uma mem oria RAM e apresentado na gura abaixo.

barramento de endereos

memria
barramento de dados

RAM
barramento de controle

CAP ITULO 16.

214

barramento de endere cos: visa localizar os dados numa certa posi c ao da mem oria; barramento de dados: permite a entrada e a sa da de dados. barramento de controle: controla a leitura e a escrita de dados.

16.4

Mem oria RAM de 1 bit

O esquema de uma mem oria RAM de 1 bit est a representado na gura abaixo.
R/W SEL Q
3

Figura 16.1: Esquema de uma mem oria RAM de 1 bit. Nota-se na gura acima a presen ca de um dispositivo, denominado de buer tristate. Basicamente, o buer tristate funciona como uma chave controlada, cujo esquema est a representado na seguinte gura.
E=0 IN OUT chave fechada E=1 IN OUT chave aberta

Figura 16.2: Esquema de um buer tristate. Quando a entrada E for igual a 0, o buer funciona como uma chave fechada, ou seja, ocorre a transfer encia do bit da entrada IN para a sa da OUT. Quando a entrada E for igual a 1, a sa da do buer entra num estado de alta imped ancia, ou seja, o terminal de sa da funciona como uma chave aberta, n ao estando eletricamente conectado a nada.

CAP ITULO 16.

215

Os buers tristate s ao utilizados quando h a a necessidade de conectar v arias sa das num mesmo barramento para transmitir informa co es para outros dispositivos. Quando as sa das de circuitos integrados s ao conectadas juntas para compartilhar um mesmo barramento, apenas uma sa da deve ser habilitada por vez. Caso contr ario, podem ocorrer varia c oes de correntes e n veis l ogicos inv alidos na transmiss ao de dados. Basicamente, a mem oria RAM de 1 bit, esquematizada na gura 16.1, e composta por um ip-op do tipo D e por duas entradas: R/W e SEL. A entrada SEL tem a fun ca o de selecionar o ip-op no qual ser a realizada a opera ca o de leitura ou escrita. Numa mem oria RAM com maior capacidade, esta fun ca o seria o equivalente a selecionar o endere co no qual os dados devem ser lidos ou escritos. A entrada R/W seleciona o tipo de opera ca o que vai ser realizada. Quando R/W = 1, ocorre uma opera ca o de leitura se SEL = 1. Quando R/W = 0, ocorre uma opera ca o de escrita se SEL = 1. Para realizar a leitura de um bit armazenado na sa da Q do ip-op, basta fazer com que as entradas R/W e SEL sejam iguais a 1. Quando isto ocorrer, o buer 3 ir a transferir o bit armazenado na sa da Q do ip-op para a sa da D, que por sua vez ir a ser lido por algum dispositivo. Neste caso, os buers 1 e 2 estar ao desativados, ou seja, estar ao no modo chave aberta, impedindo que ocorra a escrita de um novo bit no ip-op. Para realizar a escrita de um bit, que neste caso vem do barramento D, basta selecionar o ip-op, fazendo com que a entrada SEL seja igual a 1 e depois aplicar um n vel 0 na entrada R/W. Quando isto ocorrer, os buers 1 e 2 estar ao no modo chave fechada e o buer 3 estar a no modo chave aberta, de modo que o bit vindo do barramento D poder a ser armazenado na sa da Q do ip-op. Quando a entrada SEL for igual a 0, o ip-op n ao ser a selecionado. Os buers 1, 2 e 3 estar ao desativados, ou seja, no modo chave aberta, de modo que as opera co es de leitura e escrita ser ao impedidas de ocorrerem. O funcionamento da mem oria da gura 16.1 est a representado simplicadamente na tabela abaixo. SEL 0 1 1 R/W X 0 Fun c ao leitura e escrita desativadas Escrita: entrada D e transferida para a sa da Q Leitura: sa da Q e transferida para a sa da D

CAP ITULO 16.

216

A mem oria RAM da gura 16.1 pode ser representada simplicadamente pela gura abaixo.
SEL D R/W

Figura 16.3: Esquema de uma c elula padr ao de uma mem oria RAM de 1 bit.

16.5

Mem orias RAM est aticas com maior capacidade

Utilizando c elulas padr ao, conforme indicado na gura 16.3, pode-se construir mem orias RAM est aticas com maior capacidade. De um modo geral, as mem orias s ao especicadas pela nota c ao Nxm, onde: N indica o n umero de posi co es ou endere cos da mem oria e m indica o n umero de bits armazenados por posi c ao. A capacidade de armazenamento da mem oria e dada pelo produto N vezes m. Na gura abaixo e apresentado o esquema de uma mem oria RAM 4x4.
CS R/W RAM 4x4

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

A1 A 0

D3

D2

D1

D0

CAP ITULO 16.

217

A mem oria da gura anterior possui N=4 endere cos e uma capacidade de armazenamento de m=4 bits em cada endere co. A capacidade total de armazenamento da mem oria e de 16 bits. A sele c ao dos endere cos e realizada atrav es das entradas A0 e A1 , enquanto que a entrada CS e respons avel pela sele c ao do chip (chip select). Na gura abaixo e apresentado o esquema simplicado de uma mem oria RAM 4x4.
CS A0 A1 D0

RAM 4x4

D1 D2 D3

R/W

16.6

Expans ao de mem orias RAM

Na gura abaixo e apresentada uma mem oria 8x1, formada a partir de c elulas b asicas.
CS R/W
SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

SEL R/W

A2 A1 A 0

CAP ITULO 16.

218

Conforme visto anteriormente, as mem orias s ao especicadas pela nota c ao Nxm, onde: N indica o n umero de posi co es ou endere cos da mem oria e m indica o n umero de bits armazenados por posi c ao. A mem oria anterior possui uma capacidade de armazenamento de apenas 8 bits. E comum na pr atica haver a necessidade de expandir uma mem oria a partir de mem orias com menor capacidade. A expans ao pode ser realizada atrav es do aumento da palavra de dados, do aumento de endere cos ou de ambos.

16.6.1

Expans ao da palavra de dados

Neste caso, a quantidade de endere cos e a mesma tanto para a mem oria simples, assim como, para a expandida. O tamanho da palavra de dados e que deve ser aumentado. Exemplo: Esquema de uma mem oria RAM 256x8 a partir de blocos de 256x4.

D7 D6 D5 D4

CS

RAM 1
R/W

A7 A6 A5 A4 A3 A2 A1 A0

D3 D2 D1 D0

CS

RAM 2
R/W

CAP ITULO 16.

219

Neste exemplo, cada bloco de mem oria RAM possui uma palavra de 4 bits com 8 256 = 2 endere cos, ou seja, a mem oria necessita de 8 bits (A0 a A7 ) para realizar o endere camento dos dados. Como cada mem oria simples possui uma palavra de 4 bits, s ao necess arios 2 blocos de mem oria 256x4 para formar uma palavra de 8 bits. Para formar a mem oria expandida, basta interligar os terminais de endere camento (A0 a A7 ), as entradas de sele c ao do chip (CS) e os controles de leitura/escrita (R/W), pois estas opera co es s ao comuns aos blocos de mem oria. No caso de mem orias de alta capacidade, e comum representar os endere cos na nota c ao hexadecimal. Isso facilita a leitura e a programa ca o, pois cada grupo bin ario de 4 bits pode ser convertido diretamente em um u nico d gito hexadecimal. A mem oria anterior possui 256 endere cos, variando de 0 a 255. 8 Como 25610 = 2 , s ao necess arios 8 bits para representar os endere cos. Logo, 25510 = FF16 . Portanto, os endere cos da mem oria anterior variam de 00 a FF em hexadecimal.

16.6.2

Expans ao das posi co es de mem oria

Neste caso, o tamanho da palavra de dados e o mesmo tanto para a mem oria simples, assim como, para a expandida. A quantidade de endere cos e que deve ser aumentada. Exemplo: Esquema de uma mem oria RAM 128x4 a partir de blocos de 32x4. Neste exemplo, cada bloco de mem oria RAM possui 32 = 25 endere cos, ou seja, cada mem oria simples possui 5 bits para realizar o endere camento dos dados. Para formar uma 7 mem oria expandida com 128 = 2 endere cos s ao necess arios 4 blocos de mem oria 32x4, ou seja, a mem oria expandida necessita de 7 bits (A0 a A6 ) para realizar o endere camento. Para formar a mem oria expandida, deve-se interligar os terminais de dados (D0 a D3 ) e os controles de leitura/escrita (R/W), pois estas opera co es s ao comuns aos blocos de mem oria. A sele ca o dos endere cos e realizada atrav es de um circuito apropriado, oria. utilizando-se as entradas de sele ca o (CS) de cada bloco de mem O esquema da mem oria RAM expandida e apresentado na gura a seguir.

CAP ITULO 16.

220

CS

CS

RAM 1
R/W

CS

RAM 2
R/W

CS

RAM 3
R/W

CS

RAM 4
R/W D3 D2 D1 D0 A6 A5 A4 A 3 A2 A1 A0

CAP ITULO 16.

221

De acordo com a gura anterior, quando A6 = A5 = CS = 0 e selecionada a RAM 1. Logo, os endere cos da mem oria expandida correspondentes a este bloco ir ao variar de 0000000 a 0011111. Na tabela abaixo e apresentado o endere camento realizado em cada um dos blocos da mem oria. Bloco RAM 1 RAM 2 RAM 3 RAM 4 A6 0 0 0 0 1 1 1 1 A5 0 0 1 1 0 0 1 1 A4 0 1 0 1 0 1 0 1 A3 0 1 0 1 0 1 0 1 A2 0 1 0 1 0 1 0 1 A1 0 1 0 1 0 1 0 1 A0 0 1 0 1 0 1 0 1 Hexadecimal 00 1F 20 3F 40 5F 60 7F

16.6.3

Expans ao da palavra de dados e das posi c oes de mem oria

Neste caso, deve-se considerar os 2 m etodos anteriores, onde tanto o tamanho da palavra de dados, assim como, a quantidade de endere cos devem ser aumentados. Exemplo: Esquema de uma mem oria RAM 16x8 a partir de blocos de mem oria 8x4. Neste exemplo, a mem oria expandida possui uma palavra de dados com 3 bits (8 = 23 ) e necessita de 4 bits para realizar o endere camento (16 = 24 ). Como cada bloco de mem oria consegue armazenar 32 bits (8x4), s ao necess arios 4 blocos de mem oria para obter a mem oria expandida com capacidade de 128 bits (16x8). Na tabela abaixo e apresentado o endere camento realizado em cada um dos blocos da mem oria. Bloco RAM 1 e RAM 2 RAM 3 e RAM 4 A3 0 0 1 1 A2 0 1 0 1 A1 0 1 0 1 A0 0 1 0 1 Hexadecimal 0 7 8 F

CAP ITULO 16.

222

Utilizando os 2 m etodos anteriores pode-se obter o esquema da mem oria expandida, que e apresentado na gura abaixo.

CS A 3 A2 A1 A0

D3 D2 D1 D0

CS A2 A2 A1 A0

CS A1 A0

D3 D2 D1 D0

RAM 1
R/W

RAM 2
R/W

D3 D2 D1 D0

CS A2 A2 A1 A0

CS A1 A0

D3 D2 D1 D0

RAM 3
R/W

RAM 4
R/W

D7 D6 D5 D4 D3 D2 D1 D0

CAP ITULO 16.

223

16.7

Exerc cios

Exerc cio 82 Calcule a capacidade em bits e determine os endere cos inicial e nal em hexadecimal de cada mem oria abaixo. a) 512 x 4 b) 4K x 8 c) 128K x 8 d) 2M x 16

Exerc cio 83 Esquematize uma mem oria RAM 64 x 8 a partir de blocos de mem oria 64 x 4. Determine os endere cos inicial e nal em hexadecimal de cada mem oria RAM do sistema.

Exerc cio 84 Esquematize uma mem oria RAM 512 x 4 a partir de blocos de mem oria 128 x 4. Determine os endere cos inicial e nal em hexadecimal de cada mem oria RAM do sistema.

Exerc cio 85 Esquematize uma mem oria RAM 64 x 8 a partir de blocos de mem oria 32 x 4. Determine os endere cos inicial e nal em hexadecimal de cada mem oria RAM do sistema.

Cap tulo 17

17.1

Rel ogio digital

Um esquema simplicado de um rel ogio digital e apresentado na gura abaixo.

display dezenas das horas display unidades das horas display dezenas dos minutos display unidades dos minutos display dezenas dos segundos display unidades dos segundos

Decodificador BCD / 7 segmentos

Decodificador BCD / 7 segmentos

Decodificador BCD / 7 segmentos

Decodificador BCD / 7 segmentos

Decodificador BCD / 7 segmentos

Decodificador BCD / 7 segmentos

Contador de 0 a 2 clock

Contador de 0 a 9 ou de 0 a 3 clock

Contador de 0 a 5 clock

Contador de 0 a 9 clock

Contador de 0 a 5 clock

Contador de 0 a 9 clock

gerador de pulsos f = 1 Hz 1 0

Figura 17.1: Esquema simplicado de um rel ogio digital.

224

CAP ITULO 17. Basicamente, um rel ogio digital e composto por:

225

um gerador de pulsos com frequ encia de 1Hz ou per odo de 1 segundo entre os pulsos; contadores, para realizar a contagem dos d gitos dos segundos, minutos e horas; decodicadores, para transformar os n umeros bin arios, provenientes das sa das dos contadores, em sinais compat veis com displays de 7 segmentos; displays de 7 segmentos para a visualiza ca o das horas, minutos e segundos.

17.1.1

Contador 7493

Conforme pode-se vericar no esquema anterior, os contadores utilizados num rel ogio digital precisam realizar contagens na seguinte faixa de valores: 0 a 9 para os d gitos das unidades dos segundos e dos minutos; 0 a 5 para os d gitos das dezenas dos segundos e dos minutos; 0 a 9 ou 0 a 3 para o d gito das unidades das horas, se o rel ogio for de 24 horas; 0 a 2 para o d gito das dezenas das horas, se o rel ogio for de 24 horas; Existem no mercado diversos circuitos integrados que realizam a fun ca o de contadores. Para realizar uma contagem de 0 a 9 e necess ario um contador de pelo menos 4 bits. Um tipo de contador que pode desempenhar esta fun ca o e o circuito integrado 7493, composto por ip-ops JK e que pode realizar contagens de 0 at e 15.
Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

O esquema do circuito integrado 7493 e apresentado na gura a seguir.

CAP ITULO 17.

Q0 Q1 Q2 Q3

226

1 J CP 0 FF1 > CK 1 K CLR

1 J FF2 > CK 1 K CLR

1 J FF3 > CK 1 K CLR

1 J FF4 > CK 1 K CLR

CP 1

MR 1 MR 2

Note que a sa da Q0 do ip-op FF1 n ao est a conectada ` a entrada clock do ip-op 2. Para formar um contador ass ncrono de 4 bits e necess ario fazer uma conex ao externa de Q0 com CP1 . O CI 7493 possui 2 entradas (MR1 e MR2 ) para zerar (resetar) as 4 sa das Q0 , Q1 , Q2 e Q3 do contador. Somente quando as 2 entradas MR1 e MR2 forem iguais a 1 e que as sa das do contador ser ao nulas. Estas entradas s ao ass ncronas e independem da entrada de rel ogio (clock). A tabela da verdade destas entradas e dada por: Opera ca o contagem contagem contagem reset MR1 0 0 1 1 MR2 0 1 0 1 Q3 Q2 Q1 Q0 contagem contagem contagem 0 0 0 0

O esquema da pinagem do contador 7493 est a representado na gura abaixo:

CP 0 14 NC 13 Q0 12 Q3 11 terra 10 Q1 9 Q2 8

Contador 7493

1 CP 1

4 NC

5 +5V

6 NC

7 NC

MR1 MR2

Note que para o C.I. 7493 funcionar, este precisa ser alimentado, ou seja, o pino 5 (Vcc) deve ser ligado em 1 (+5 Volts) e o pino 10 (GND) deve ser ligado em 0 (0 Volts ou terra).

CAP ITULO 17.

227

17.1.2

Contagem de 0 a 59

A contagem de 0 a 59 pode ser utilizada num rel ogio digital tanto para gerar os d gitos dos segundos, assim como, para gerar os d gitos dos minutos. Para produzir uma contagem de 0 a 59, utilizando 2 contadores 7493, o seguinte esquema de liga co es pode ser utilizado.

Q3 Q2

Q1

Q0

Q3 Q2

Q1

Q0

Contador 7493 dezenas de 0 a 5 MR 1 MR 2 CP0 CP1

Contador 7493 unidades de 0 a 9 MR 1 MR 2 CP0 CP1

clock prximo contador

f = 1 Hz

Note pelo esquema acima que quando o contador das unidades atinge a contagem do n umero bin ario 1010, as entradas MR1 e MR2 assumem o valor l ogico 1, fazendo com que as sa das deste contador sejam imediatamente zeradas. Como o intervalo de tempo, em que as sa das do contador apresentam o n umero 1010, e muito pequeno, isto e, da ordem 9 de nanosegundos = 10 segundos, e impercept vel para as pessoas que o rel ogio atingiu este valor, de modo que os LEDs do display nem chegam a se alterarem. Ap os o reset do contador, a contagem e iniciada novamente em sincronismo com a entrada clock, de modo que nenhum intervalo de tempo e perdido. J a o contador das dezenas tem as suas sa das zeradas, quando a contagem atinge o n umero 6 (110 em bin ario). Pelo mesmo motivo que o anterior, as sa das do contador ir ao apresentar este valor durante um intervalo de tempo muito pequeno, de modo que os LEDs do display tamb em n ao se alteram. Note tamb em, que a sa da Q0 do contador das unidades e ligada na entrada clock CP1 deste mesmo contador. Esta liga ca o deve ser realizada para que a contagem use 4 bits, podendo assim, atingir o n umero bin ario 1010. J a a sa da Q3 do contador das unidades e usada como entrada clock do contador das dezenas. Como a contagem das dezenas precisa apenas atingir o n umero bin ario 110, somente 3 bits s ao necess arios para realizar esta contagem, de modo que o primeiro ip-op do contador das dezenas n ao precisa ser utilizado.

CAP ITULO 17.

228

17.1.3

Contagem de 0 a 23

A contagem de 0 a 23 e utilizada num rel ogio digital para gerar os d gitos das horas. Para produzir esta contagem, utilizando 2 contadores 7493, o seguinte esquema de liga c oes pode ser utilizado.

Q3d Q2d Q1d Q0d Contador 7493 dezenas de 0 a 2 MR 1 MR 2 CP0 CP1

Q3u Q2u Q1u Q0u Contador 7493 unidades de 0 a 9 ou de 0 a 3 MR 1 MR 2 CP0 CP1 sada Q3 do contador dos minutos

Note pelo esquema acima, que o contador das unidades deve realizar contagens de 0 a 9 ou de 0 a 3 (0000 a 1001 ou de 0000 a 0011 em bin ario). J a o contador das dezenas deve realizar contagens apenas de 0 a 2 (00 a 10 em bin ario). Desse modo, o contador das unidades precisa de 4 bits para realizar a sua contagem, enquanto que o contador das dezenas necessita apenas de 2 bits. O contador das dezenas precisa ser zerado, quando as horas do rel ogio atingir o n umero 24, ou seja, quando o contador das dezenas apresentar em suas sa das o n umero bin ario 10 (2 em decimal) e quando o contador das unidades apresentar em sua sa da o n umero 0100 (4 em decimal). Para isso, pode-se ligar a sa da Q2 do contador das dezenas em sua entrada MR1 e a sa da Q2 do contador das unidades na entrada MR2 do contador das dezenas. Neste caso, tem-se que: Q2u Q2d = 1. J a o contador das unidades precisa ser zerado em duas situa c oes: quando o rel ogio marcar 24 horas (Q2u Q2d = 1) ou quando o contador das unidades atingir o n umero bin ario 1010, que corresponde ` as 10 horas ou 20 horas (Q3u Q1u = 1). Para estes casos, as entradas MR1 e MR2 deste contador devem valer simultaneamente 1, ou seja: M R1 = M R2 = Q3u Q1u + Q2u Q2d

CAP ITULO 17.

229

O circuito l ogico, correspondente ` a express ao booleana anterior, usando-se apenas portas NAND, est a representado na gura abaixo.
Q 3u Q 1u Q 2u Q 2d Q 2u Q 2d Q 3u Q 1u Q 3u Q 1u + Q 2u Q 2d

Pela gura acima, tem-se que: M R1 = M R2 = (Q3u Q1u ) (Q2u Q2d ) Pelo teorema de De Morgan, tem-se que: M R1 = M R2 = Q3u Q1u + Q2u Q2d = Q3u Q1u + Q2u Q2d

17.1.4

Decodicador BCD / 7 segmentos

Conforme foi estudado anteriormente, a fun c ao deste decodicador e transformar as sa das bin arias dos contadores em um n umero decimal correspondente a ser visualizado num display de 7 segmentos. Na gura abaixo s ao apresentadas as liga c oes de um decodicador comercial (7447A) num display de 7 segmentos do tipo anodo comum, o qual acende quando um n vel l ogico 0 e aplicado nas entradas (a,b,c,d,e,f,g). Note que as sa das do decodicador possuem um pequeno c rculo, que indica a presen ca de inversores.
+5V
0

Vcc A B C D GND Decodificador BCD / 7 segmentos (7447A)

2 2

1 2 3

a b c d e f g 220

a b c d e f g

a f e d Anodo comum +5V g b c

CAP ITULO 17.

230

Numa montagem pr atica e tamb em necess ario ligar resistores entre as sa das do decodicador e os segmentos do display. Isto e necess ario para n ao queimar os segmentos do display, pois cada segmento pode suportar uma corrente el etrica de no m aximo 20 mA.

220

5 - 0.6 = 20mA 220

diodo emissor de luz

+5V

Figura 17.2: Circuito el etrico correspondente a cada um dos segmentos de um display.

17.1.5

Gerador de pulsos com 1 segundo de per odo

Um gerador de pulsos deve ser ligado na entrada clock do contador, que realiza a contagem dos d gitos das unidades dos segundos. Para que os d gitos das unidades variem de 1 em 1 segundo, cada pulso tamb em deve ocorrer a cada 1 segundo. Alguns tipos de geradores desta forma de onda s ao os seguintes: osciladores a cristal. Estes osciladores geram ondas com frequ encia da ordem de 6 6 MHz (1 Mega Hertz=10 Hz=10 segundos). Neste caso, e necess ario ligar divisores de frequ encia (contadores) para reduzir esta frequ encia para 1 Hz; usar a frequ encia de 60Hz da rede el etrica. A tens ao el etrica, fornecida pela rede el etrica, e uma onda senoidal com valor ecaz de 110 Volts e frequ encia de 60 Hz. Para usar esta tens ao como gerador de pulsos, e necess ario transform a-la primeiro numa onda quadrada com amplitude de 5 Volts. Ap os isso, basta reduzir a frequ encia da onda quadrada de 60 Hz para 1 Hz. Isso pode ser feito ligando-se um contador para realizar uma contagem de 0 a 59. Toda a vez que a contagem atinge o n umero 59 um pulso de clock e gerado, conseguindo-se assim reduzir a frequ encia dos pulsos para 1 Hz.

CAP ITULO 17.

231

usar circuitos integrados osciladores. O C.I. 555 e um desses temporizadores que podem ser usados para gerar uma onda retangular com amplitude de 5 Volts e per odo de 1 segundo ou 1 Hz de frequ encia. Este C.I. e constru do, usando-se um ip-op RS e alguns dispositivos de eletr onica anal ogica. O esquema de liga c oes e apresentado na gura a seguir.
5V 8 7 Rb C 6 2 1 0.01F 4 3 f = 1 Hz 5

Ra

oscilador 555

A frequ encia dos pulsos na sa da do oscilador e dada pela seguinte f ormula: f= 1.44 C (2Rb + Ra )

Para se obter uma onda retangular com frequ encia de 1Hz, basta usar um capacitor C = 100F e resistores Ra = Rb = 4.7k. O esquema completo de liga co es de um rel ogio digital, usando circuitos integrados, e apresentado na gura a seguir.

dezenas das horas dezenas dos minutos dezenas dos segundos unidades dos segundos
3 5V f 8 c d e d g c b 8 b a 3 3 5V f 8 c d 5 anodo a b c d e f g comum 7 6 4 2 1 9 10 e g b a 3 5V 5V f 8 c d 5 anodo a b c d e f g comum 7 6 4 2 1 9 10 e g f 8 c e 5 anodo a b c d e f g comum 7 6 4 2 1 9 10 g b 3 b a a

unidades das horas unidades dos minutos

5V

5V

CAP ITULO 17.

5 anodo a b c d e f g comum 7 6 4 2 1 9 10

5 anodo a b c d e f g comum 7 6 4 2 1 9 10

5 anodo a b c d e f g comum 7 6 4 2 1 9 10

220 220 220 220

13 12 11 10 9 15 14 a b c d f GND 16 D 6 8 Vcc 5V e Decodificador Vcc 7447A B 1 A 7 D 6 C 2 g d 8 16 5V a b c e f 13 12 11 10 9 15 14 g GND 7447A B 1 8 13 12 11 10 9 15 14 a b c d f GND Decodificador Vcc 7447A D 6 e 8 16 5V g

220

220
13 12 11 10 9 15 14 a 5V 16 Vcc b c d e f Decodificador 7447A GND g 8

13 12 11 10 9 15 14 e f GND g

13 12 11 10 9 15 14

5V

Decodificador

5V

16 B A 7 C B 2 1 A 7

Vcc

7447A

GND

Decodificador

Decodificador

16

Vcc

7447A

C B 2 1

A 7

D 6

C 2

C 2

A 7

D 6

C B 2 1

A 7

9 12 11 8 Q3 Q2 Q1 Q0 9 12 11 8 Q3 Q2 Q1 Q0 5V 5 Vcc 5V 5 MR 1 MR 2 CP0 CP1 1 2 3 14 Vcc Contador GND 10 7493

11 8 9 12 Q3 Q2 Q1 Q0

11 8 9 12 Q3 Q2 Q1 Q0

9 11 8 Q3 Q2 Q1 5V Vcc 5

12 Q0 5V Contador GND 10 7493 MR 1 MR 2 CP0 CP1 1 3 14 2 5V 8 Ra f= 1.44 C (2Rb + Ra) C = 100F Rb C Ra = Rb = 4.7k 7 6 2 1 4 oscilador 555 5

9 12 11 8 Q3 Q2 Q1 Q0 Vcc Contador GND 10 7493 MR 1 MR 2 CP0 CP1 1 2 3 14

5V

5V

Vcc

Contador GND 10 7493

Vcc

Contador GND 10 7493

Contador GND 10 7493

MR 1 MR 2 CP0 CP1 1 2 3 14

MR 1 MR 2 CP0 CP1 1 2 3 14

MR 1 MR 2 CP0 CP1 1 2 3 14

5V 3 14 11 13 12 6 GND 7400 7 Vcc

1 2

3 f = 1 Hz 5 0.01F

4 5

232