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Prof. Glauder Guimares Ghinozzi glauderguimaraes@gmail.com Baseado no material gentilmente cedido pelo Prof. Carlos Alberto
Lgica Digital
Lgica Seqencial: as sadas dependem das variveis de entrada e/ou de seus estados anteriores;
S Q
Q
B
Q
Q QNot
Q R
Qf Qf 0 1 0 0 1 1 1 1 1 0 1 1 0 0 1 1
seta Mantm anterior
reseta
1 0 0 1 0 1 1 1 0 1 1 1
No permitido
S R
Q
Qf Qa 0 1 No permitido
0 0 Q R 0 1 1 0 1 1
S R 0 0 S Q
Q
Qf Qa 0 1 No permitido
0 1 1 0 1 1
Clock Representao
S Q
Q
Ck
R
Q R
J K Qa Qa 0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0
S R 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1
Qf Qa ( 0 ) Qa ( 1 ) Qa ( 0 ) 0 1 Qa ( 1 ) Qa ( 1 ) Qa ( 0 )
J
Q
S = J.Q
1 1 1 1
Clock
Q R = K.Q
Ck
FLIP-FLOP RS
J K
R
Qf Qa 0 1 Qa
0 0 0 1 1 0 1 1
S Q
Q
J K 0 0 0 1 1 0 1 1
Qf Qa 0 1 Qa
Clock
Q R
Q = 1 (Preset) ou Q = 0 (Clear).
Q
Q
Clock
J K
Q
Qf Qa 0 1 Qa
0 0 Q 0 1 1 0
Clear (CL)
R
CL = 0 Q = 0 CL = 1 Flip-Flop JK
1 1
T 0 1
K Q
Qf Qa Qa
CL
D 0 1
K Q
Qf 0 1
CL
Possui este nome devido aos dois blocos internos com os quais ele formado Estes dois blocos representam dois circuitos separados de latch. O latch mestre utilizado para aceitar a entrada do bit de dado A no flip-flop O valor de A armazenado no mestre e, ento, transferido para o escravo em um tempo posterior. Ambas as entradas so sincronizadas pelo sinal de clock
Mestre (Ativo)
Escravo
Mestre
Escravo (Ativo)
Q=A
Mestre ativo
Escravo ativo
Para eliminar a oscilao do flip-flop JK, foram combinados dois flip-flops RS como no circuito a seguir, denominado flip-flop JK Master-Slave (Mestre-Escravo).
Flip-Flop JK Mestre-Escravo
Quando o clock for 0 o circuito de entrada est inativo, logo as entradas do escravo no sero alteradas e a sada do flip-flop JK MS no ser alterada. Quando o clock for 1 o mestre operar como um flip-flop JK normal, mas o escravo estar inativo e as sadas no sero alteradas. Quando o clock voltar para o nvel 0 o circuito mestre para de funcionar. O circuito escravo volta a funcionar (habilitado) e as sadas do mestre no instante que o clock volta a zero so transferidas para o escravo. Isto muito interessante porque no vai haver mais que uma mudana na sada do flip-flop JK mestre-escravo por ciclo de clock.
Tabela da verdade:
J 0 0 1 1
K 0 1 0 1
Q QA 0 1 QA Note que este um circuito sensvel descida do clock. Para continuarmos um que seja sensvel subida do clock, basta colocarmos um inversor na entrada do clock.
Flip-Flop JK Mestre-Escravo
0 0
1 1
Tabela da verdade:
CL 0 0 1 1
PR 0 1 0 1
TTL 7476 (dual JK FF /sensvel a borda de descida 1->0) CMOS 4027 (dual JK FF/sensvel a borda de subida 0->1)
Usos: Armazenamento de informao. Construo de mquinas de estado finito. Contadores. Diviso de frequncia
Se deslocarmos o registrador uma casa direita e entrarmos com zero na entrada de Q3.
0 Q3
I3 Q2
I2
I1
Q1 Q0
ES Ck
Se deslocarmos o registrador uma casa esquerda e entrarmos com zero na entrada Q0.
I2 Q3
I1 Q2
I0
Q1 Q0
ES Ck