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Biestables
1.1 Introduccin Una ventaja importante de los sistemas digitales sobre los analgicos es la capacidad de almacenar fcilmente grandes cantidades de informacin por periodos cortos o largos. Esta capacidad de memoria es la que hace que los sistemas digitales sean verstiles y adaptables a muchas situaciones. El dispositivo electrnico fundamental para guardar informacin es el biestables. El biestable es el Circuitos Lgico Secuencial, (CLS), ms elemental. Los Circuitos Lgicos Secuenciales: Son aquellos circuitos lgicos donde el estado lgico de sus salidas externas en cualquier instante de tiempo son funciones de los estados lgicos de las entradas externas y de la informacin almacenada hasta ese momento. A continuacin se har un estudio detallado de los diferentes tipos de biestables. 1.2 Biestables El biestable es un circuito lgico secuencial capaz de almacenar un BIT, es un componente electrnico que debido a su implementacin puede memorizar un estado lgico, bien sea el uno el cero. Si el biestable almacena un cero lgico se dice que el biestable se encuentra en estado de RESET: Q= 0, y si el biestable almacena un uno lgico se dice que el biestable se encuentra en estado de SET: Q=1, Por tener estos dos estados estables de SET y RESET a este circuito lgico se le da el nombre de biestable. Este componente dispone de unas entradas llamadas entradas de excitacin a travs de las cuales se puede modificar el dato almacenado y una salida generalmente llamada Q a travs de la cual se puede visualizar el dato almacenado, en algunos casos los fabricantes de estos circuitos lgicos proporcionan otra salida correspondiente al negado del dato almacenado, llamada Q . En la figura 1.1 se presenta la simbologa de un biestable

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Simbologa:
Entradas de Excitacin
. . . Q

Biestable
Q

Salidas

Figura 1.1 Smbolo de un biestable. Una vez almacenado el dato (Q=0 Q=1), el biestable permanecer en este estado lgico indefinidamente, es decir el circuito quedar en su condicin de memoria, pues en la salida se mantendr el dato aun y cuando los estados en las entradas de excitacin que produjeron el cambio no estn presentes. Un circuito se dice que es un biestable si al menos dispone de: una combinacin en las entradas de excitacin para realizar SET, una combinacin en las entradas de excitacin para realizar RESET, y una combinacin en las entradas de excitacin para quedar en la condicin de MEMORIA. Partiendo de que un biestable es un circuito lgico secuencial (CLS) entonces el estado lgico de salida (estado futuro Q(n+1)) depende del estado lgico de sus entradas de excitacin y del estado lgico que almacena en ese momento (estado presente Qn) como se indica en la figura 1.2.
Dato almacenado (Qn)

Entrada de excitacin

Circuito Lgico Secuencial CLS)

Salida Q(n+1)

Figura 1.2 Representacin de un biestable. Est condicin de que el estado lgico de salida dependa del dato almacenado, es la diferencia fundamental con los circuitos lgicos combinacionales (CLC), donde para una combinacin de entrada siempre se va tener el mismo estado lgico a la salida, mientras que en los CLS si se aplica igual combinacin en la entrada se puede tener diferente estado lgico a su salida, si el dato almacenado es diferente. La retroalimentacin de la salida hacia la entrada da la condicin de memoria en los circuitos secuenciales.

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1.2.1 Clasificacin de los biestables Los biestable se pueden clasificar segn: a) Disponga no de una entrada de control que generalmente se le denomina entrada de habilitacin o entrada de reloj (Clk). En una seal de reloj tenemos niveles y flancos como se observa en la figura 1.3
Flanco de subida Nivel Alto Flanco de bajada Nivel Bajo

Clk

Figura 1.3. Ejemplo de seal de reloj (Clk) Si el biestable no dispone de esta entrada de control reloj entonces el biestable es asncrono, es decir en cualquier instante de tiempo se puede modificar el dato almacenado. Si dispone de est entrada de control el biestable es sncrono, es decir solo se puede modificar el dato almacenado cuando la entrada de control entrada de reloj lo indique. Los biestables sncronos se divide en los activados por nivel que son los llamados latch, y los activados por flanco que son los llamados flip-flop. Ver en la figura 1.4 la simbologa utilizada por los fabricantes de estos biestables.
Entradas de Excitacin
. . . Q

Biestable
Q

Entradas de Excitacin Clk

. . .

Biestable
Q

Entradas de Excitacin

. . .

Biestable
Q

Clk

a)

b)

c)

Figura 1.4 Simbologa de a) biestable asncrono. b) Latch. c) Flip-flop La simbologa de los flip-flop se diferencia de la simbologa utilizada para los latch en la flecha (>) que se encuentra en la entrada de reloj, la cual indica que los biestable son disparos activados por flanco. b) Los biestables tambin se puede clasificar segn las entradas de excitacin, es decir la forma de almacenar el dato, en R_S, J_K, T D, Una forma til de representar el comportamiento de un biestable es mediante su tabla de la verdad o caracterstica y su tabla de excitacin.

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La tabla de la verdad caracterstica: En ella se expresa el estado futuro Qn+1 que se tendr a la salida del biestable en funcin de las entradas externas (excitacin y seal de reloj si el biestable es sncrono) y el estado presente a su salida Q n . Tabla de excitacin: En ella se expresa que valores deben tener las entradas de excitacin del biestable para que la salida realice o no una transicin de estado. Los biestables que tienen entrada de excitacin de un mismo tipo sin importar si son asncronos sncrono tienen la misma tabla de excitacin siempre y cuando el biestable sncrono se encuentra activado. 1.3 Biestables asncrono R-S Posee dos entradas de excitacin R y S, que significan RESET y SET respectivamente. Estas entradas pueden ser activas en alto o en bajo. Simbologa:
R S
a)

Q Q

R S

Q Q

b)

Figura 1.5. Simbologa de biestable asncrono R-S. a) Entradas de excitacin activas en alto. b) Entradas de excitacin activas en bajo. En este tipo de biestable si ambas entradas se encuentran desactivadas el biestable retiene indefinidamente el dato que se encuentra almacenado (MEMORIA). Si se activa la entrada S y la entrada R se encuentra desactivada el biestable lleva su salida a uno lgico sin importar el dato almacenado, es decir si el dato almacenado es cero lgico lo cambia a un uno lgico y si el dato almacenado es uno lgico lo deja con ese estado, para esta combinacin en las entradas se realiza un SET, una vez desactivada la entrada S el biestable queda con la combinacin en las entradas para que se quede en MEMORIA. Si se activa la entrada R y la entrada S se encuentra desactivada el biestable lleva su salida a 0 lgico sin importar el dato almacenado, es decir si el dato almacenado es uno lgico lo cambia a un cero lgico y si el dato almacenado es cero lgico lo deja con ese estado, para esta combinacin en las entradas se realiza un RESET, una vez desactivada la entrada R el biestable queda con la combinacin en las entradas para que se quede en MEMORIA. Si ambas entrada R y S se activan al mismo tiempo el biestable lleva su salida a un estado lgico que puede ser cero uno, dependiendo si las entradas de excitacin del biestable

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son activas en alto en bajo, ente este caso se est realizando un SET y un RESET al mismo tiempo y cuando se desactivan ambas entradas, el biestable queda en la condicin de memoria y no se sabe en forma determinante cual ser el dato almacenado, si un uno un cero lgico, pues dependera de los tiempos de respuesta de las compuertas utilizadas en la implementacin. Tabla Caracterstica de un biestable asncrono R-S activo en alto: R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 1 1 0 0 I I

}memoria (ambas entradas desactivadas) }set (R desactivada, S activa) }reset (R activa, S desactivada) }indeterminado
Q
n+1+(

ambiguo su (ambas entradas activas) (

estado

futuro

Tabla 1.1 Tabla caracterstica de un biestable asncrono R-S activo en alto Tabla caracterstica de un biestable asncrono R-S activo en Bajo: R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 I I 0 0 1 1 0 1

} indeterminado ambiguo su estado futuro

Qn+1+((ambas entradas activas)

}reset (R activa, S desactivada) }set (R desactivada, S activa) }memoria(ambas entradas desactivadas)

Tabla 1.2. Tabla caracterstica de un biestable asncrono R-S activo en bajo.

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En la figura 1.6 se ilustra el montaje de un biestable asncrono R-S activo en alto, donde normalmente las entradas de excitacin se encuentran desactivadas (R y S en cero lgico), es decir el biestable mantiene indefinidamente el dato que tiene almacenado, y en el instante que se desee se puede modificar a travs de la activacin de una de sus entradas de excitacin. Los pulsadores utilizados en la figura son normalmente abierto (NA).
Vcc
R Q Q

Figura 1.6 Montaje de un biestable asncrono R-S activo en alto. 1.3.1 Implementacin del biestable asncrono R-S activo en alto Para implementar un biestable R_S con entradas de excitacin activas en alto (1 lgico) se deben utilizar compuertas NOR en la configuracin que se muestra en la figura 1.7. Se asignaran las variables X, Y a las entradas de excitacin para posteriormente deducir cual es la entrada de Reset (R) y cul es la entrada de Set (S), una vez realizado su estudio.
X Q

Q Y

NOR

Figura 1.7. Implementacin del biestable asncrono R-S activo en alto. Partiendo de que el elemento secuencial ms sencillo es el biestable elaboramos su tabla caracterstica en funcin de las entradas externas y el estado presente a la salida.( Q n ). Evaluando cada una de las combinaciones de entrada en el circuito de la figura 1.7, se encuentra el valor de la salida (Estado Futuro,Qn+1). La salida del circuito al colocarle valores en sus entradas puede pasar por estados transitorios, pero finalmente se estabiliza y se obtiene la tabla 1.3.

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X 0 0 0 0 1 1 1 1

Y 0 0 1 1 0 0 1 1

Qn 0 1 0 1 0 1 0 1

Qn+1 0 1 1 1 0 0 0 0

Tabla 1.3 .Tabla caracterstica del circuito de la figura 1.7. Del estudio de la tabla 1.3 se deduce entonces que X viene siendo la entrada R (Al activarse el estado futuro va ser cero independiente del estado presente) e Y la entrada S (Al activarse el estado futuro va ser uno independiente del estado presente). El circuito de figura 1.7 nos quedara entonces de la siguiente forma.
R Q

S NOR

Figura 1.8. Implementacin del biestable asncrono R-S asncrono R-S activo en alto. Ecuacin del estado Futuro De la tabla 1.3 y y haciendo uso de mapas de Karnaugh, se puede obtener la ecuacin para el estado futuro como:
RS

Qn 0 1

00 0 1

01 1 1

11 0 0

10 0 0

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Q n 1 R S R Q n Q n 1 R ( S Q n ) Q n 1 R( S Q n ) Q n 1 R ( S Q n )

Se puede observar que la ecuacin del estado futuro representa el circuito implementado con las compuertas NOR de la figura 1.8. Tabla de excitacin del R-S (valores que deben tener las entradas R y S para obtener el estado futuro deseado teniendo en cuenta su estado presente). Esta tabla se puede deducir de la tabla caracterstica (Tabla 1.3) sin tomar en cuenta las combinaciones de las entradas que dan el estado de ambigedad indeterminacin del estado futuro. Es decir para llevar la salida del biestable de un estado presente cero a un estado futuro cero se observa en la tabla de la verdad que puede hacerse colocando R= 0 y S= 0 colocando R= 1 y S= 0 ,esto quiere decir que si se desea almacenar un cero no importa el valor que tenga la entrada R(habilitada deshabilitada) pero la entrada S tiene que estar en cero es decir deshabilitada , y as para cada uno de las casos. En la tabla 1.4 se ilustra el resultado obtenido. Qn 0 0 1 1 Qn+1 0 1 0 1 R X 0 1 0 S 0 1 0 X

Tabla 1.4 .Tabla de excitacin de un biestable asncrono R-S activo en alto. Ejemplo 1. En la figura 1.9 se muestra el diagrama de tiempo obtenido para la salida Q cuando en la entrada del biestable asncrono de la figura 1.9 se aplican las seales mostrada en la figura. El estado inicial almacenado en el biestable es cero lgico.

S R

Figura 1.9. Ejemplo 1.

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1.3.2 Implementacin del biestable asncrono R-S activo en bajo Para implementar un biestable R_S activo en bajo se utilizan compuertas NAND en la configuracin que se muestra en la figura 1.10 .Se asignaran las variables X, Y a las entradas de excitacin para posteriormente deducir cual es la entrada de Reset (R) y cul es la entrada de set (S), una vez realizado su estudio
X Q

Q Y NAND

Figura 1.10 Implementacin de un biestable asncrono R-S activo en bajo. Tabla caracterstica: X 0 0 0 0 1 1 1 1 Y 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 1 1 1 1 0 0 0 1

Tabla 1.5. Tabla caracterstica del circuito de la figura 1.11. De este estudio de la tabla 1.5 se deduce entonces que X viene siendo la entrada S (Al activarse el estado futuro va ser uno independiente del estado presente) e Y la entrada R (Al activarse el estado futuro va ser uno independiente del estado presente). El circuito de figura 1.10 nos quedara entonces de la siguiente forma.

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Q R NAND

Figura. 1.11. Implementacin de un biestable asncrono R-S activo en bajo. Ecuacin del estado futuro. De la tabla 1.5 y haciendo uso de mapas de Karnaugh, se puede obtener la ecuacin para el estado futuro como:
SR 00 n Q 0 1 1 1

01 1 1

11 10 0 0 0 1

Q n 1 S RQ n Q n 1 S RQ n Q n 1 S ( RQ n .)

Se puede observar que la ecuacin del estado futuro representa el circuito implementado con las compuertas NAND. Tabla de excitacin (Seguir los pasos de la seccin 1.3.1) Qn 0 0 1 1 Qn+1 0 1 0 1 R X 1 0 1 S 1 0 1 X

Tabla 1.6. Tabla de excitacin de un biestable asncrono R-S activo en bajo.

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1.3.3 Circuito integrado comercial 74XX279: RS con entradas activas en bajo Ejemplo 2 Los biestables R-S asncronos se pueden utilizar como un circuito eliminador de los rebote de contacto de un interruptor mecnico. Se puede observar en la figura 1.12 que al llevar el interruptor de la posicin 2 a la posicin 1 a la salida (Vsal) se tiene una seal con transiciones de voltaje entre 0 y 1 lgico y esto es debido al rebote del interruptor antes de llegar a su condicin de reposo sobre el contacto 1. El tiempo que permanece este rebote es pequeo, en el orden de los milisegundos, pero serian inaceptable en muchas aplicaciones.
+5V
1

Vsal

1 0

Rebote

Interruptor a la posicin 1

Interruptor en reposo en la posicin 1

Figura 1.12. Ejemplo 2. Solucin: Al colocar un biestable R-S en la configuracin que se presenta en la figura 1.13, se tendr a la salida (Vsal) una seal limpia libre de oscilaciones. Al llevar el interruptor a la posicin 1, el biestable almacenara 1 lgico. A pesar de que existe un rebote en la entrada S (conmutando entre 0 y 1 lgico) el dato almacenado no cambia durante estas oscilaciones, sigue en 1 lgico, pues al despegarse el interruptor del contacto 1, las entradas de excitacin del biestable se encontraran en la condicin de memoria y por lo tanto la salida permanece con el valor anterior.

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R 1 S R
2

Vsal
0

Entrada S R +5V
Interruptor a la posicin 1

Rebote

Figura 1.13. Circuito antirrobote basado en un biestable asncrono R-S.

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