INSTRUMENTACION.

SEPTIEMBRE 2012

Tecnolog a CMOS
Abraham Tome G omez Benem erita Universidad Aut onoma de Puebla e-mail: abraupp@hotmail.com
AbstractEl trabajo presentado aqu describe el comportamiento del transistor CMOS(Metal Oxido Semiconductor Complementario) a nivel f sico en peque na se nal y gran se nal. Cabe mencionar que hoy en d a el transistor CMOS es ampliamente utilizado para la fabricaci on de distintos circuitos integrados debido a su bajo costo de producci on. Tambi en se describen algunos efectos que se presentan en la tecnolog a CMOS. Index TermsCMOS, par asita . Semiconductor, capacitancia Fig. 1. Estructura f sica del Transistor MOS.

n I. Introduccio

OY en d a un importante aspecto en la industria de fabricaci on de circuitos integrados es la b usqueda de nuevas alternativas para el mejoramiento de los distintos elementos utilizados para fabricar estos, as como tambi en su bajo costo de producci on. Actualmente entre los elementos mas utilizados para la fabricaci on de distintos circuitos integrados electr onicos se encuentra el transistor CMOS, el cual es la base de casi todo los dispositivos electr onicos empleados d a a d a por los humanos. El transistor CMOS es un dispositivo que se fabrica a base de silicio el cual es el metal mas abundante en el planeta y que presenta buenas caracter sticas el ectricas si se arregla de manera cristalina, es decir que sus caracter sticas el ectricas se pueden modicar f acilmente. El transistor CMOS puede ser de tipo N o tipo P, cada uno de ellos con diferentes caracter sticas el ectricas como lo es la polarizaci on de estos. Para el transistor tipo N o de uni on NPN el dopado se realiza con f osforo, mientras que para la uni on PNP el dopado se realiza con Boro. Para describir el funcionamiento de las uniones del transistor, emplearemos la uni on PN de un diodo en la cual al recibir exitaci on con un voltaje se forma una capacitancia en la interfaz que une a la regi on P y la regi on N. Esta regi on donde se crea la capacitancia se llama regi on de agotamiento en la cual si la polarizaci on de la uni on PN es menor a cero, la regi on de agotamiento se hace mas ancha. El valor de la capacitancia es directamente proporcional a la permitividad el ectrica del material e inversamente proporcional al espesor del material. Si la polarizaci on de la uni on PN es muy cercana a cero, la regi on de agotamiento empieza a decrecer y de igual manera la capacitancia de la interfaz. Una vez que el voltaje de polarizaci on de la uni on es mayor que cero, la regi on de agotamiento desaparece y con ella la capacitancia creada en la interfaz. Estos efectos tomados en cuenta para el diodo PN son los mismos efectos que se describir an con mas profundidad en las siguientes secciones
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para el transistor CMOS. El articulo se encuentra organizado de la siguiente manera. En la secci on II se expone de manera breve la estructura del transistor CMOS a nivel f sico as como tambi en algunos aspectos de su fabricaci on. La secci on III describe el comportamiento del transistor CMOS en gran se nal, posteriormente en la secci on IV se detalla el funcionamiento del transistor CMOS en peque na se nal. Finalmente en la secci on V se presentan las conclusiones. II. Estructura del Transistor CMOS a Nivel F sico La fabricaci on del transistor CMOS se realiza en un semiconductor llamado silicio[1], el cual es el mas abundante en el planeta y que ofrece caracter sticas buenas comparadas con otros semiconductores. Todo parte de una hoja de silicio dopada con f osforo para el caso de una uni on NPN, donde el substrato es de material tipo P y al que se le colocan dos pozos con material altamente dopado de material tipo N, en este caso f osforo. Tambi en se coloca una parte de di oxido de silicio que funciona como aislante entre el polisilicio que se coloca encima del di oxido de silicio y el substrato del transistor. Este proceso es amplio y consta de distintos subprocesos ya que el objetivo primordial es tener una regi on mas denida del transistor. En la gura 1 podemos apreciar la estructura f sica de un transistor CMOS tipo N o com unmente llamado NMOS[1]. Dicha estructura se encuentra constituida por dos pozos con alto dopado tipo N los cuales son el Drain(drenador) y source(fuente), tambi en cuenta con un substrato tipo P el cual es denominado bulk(cuerpo) y nalmente se tiene una parte de polisilicio la cual es denominada Gate(compuerta) que se encuentra encima de una capa de oxido de silicio que act ua como aislante. Para dimensionar al transistor se toma en cuenta W y L que son el ancho y largo del transistor. Si se conecta una fuente de polarizaci on de la compuerta a fuente con un voltaje mucho menor a cero,

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Fig. 2. Acumulaci on en la interfaz.

Fig. 4. Deplexi on en la interfaz.

Fig. 3. Transistor MOS en equilibrio.

Fig. 5. Inversi on del canal.

el transistor entra en acumulaci on de tal manera que en la interfaz se acumulan demasiados portadores mayoritarios quedando el transistor apagado, esto se puede apreciar en la gura 2. Para voltajes cercanos a banda plana la estructura MOS entra en equilibrio ya que no hay acumulaci on de portadores de carga, esto se puede apreciar en la gura 3. Si el voltaje de polarizaci on de la estructura MOS es apenas mayor al voltaje de banda plana, la estructura MOS entra en deplexi on quedando ionizada negativamente la interfaz, esto se puede observar en la gura 4. Para un voltaje de polarizaci on mayor a Vth, una parte de la interfaz de la estructura MOS empieza a invertirse creando un canal invertido entre el drenador y la fuente. Esto puede ser apreciado en la gura 5. El voltaje de umbral o Vth, es un voltaje el cual debe ser rebasado para que el canal del transistor empiece a invertirse. La ecuaci on 1 describe al voltaje de umbral el cual es la suma de el voltaje de banda plana, el voltaje del oxido y el nivel de Fermi. Vth = VF B + VOX 2F S (1)

Fig. 6. Capacitancias par asitas.

En el transistor MOS se tienen presentes capacitancias par asitas las cuales pueden alterar el funcionamiento del transistor[1]. La gura 6 muestra la estructura f sica del transistor MOS con dos capacitancias par asitas que podr an presentarse, COX y CS , las cuales son las capacitancias que se generan del di oxido de silicio con el polisilicio y la acumulaci on en la interfaz con el substrato. La capacitancia total esta determinada por la ecuaci on 2. 1 1 1 = + CT Cox CS (2)

La capacitancia del substrato es grande comparada con la del oxido y por lo tanto la capacitancia que predomina es la del oxido, de esta forma la carga total CMOS en acumulaci on es Cox . Conforme nos acercamos a banda plana hay menos portadores de carga y la capacitancia del substrato disminuye hasta llegar al punto de ser comparable con Cox . La gura 7 muestra como la capacitancia que empieza predominando es la del oxido y una vez que la capacitancia del substrato ya es comparable con la del oxido el valor de la carga total CMOS en acumulaci on es m nimo. Una vez que el canal empieza a invertirse la capacitancia del substrato ya no sufre cambios quedando en un valor jo lo que genera que la carga total CMOS en inversi on sea nuevamente Cox . Todo esto sucede cuando la frecuencia de oscilaci on es peque na, pero cuando la frecuencia de oscilaci on es muy grande la capacitancia total del transistor toma un valor m nimo. Esto se puede apreciar en la gura 8, en la cual se tiene el valor m nimo que podr a tomar la capacitancia total de la estructura MOS. Cuando se conecta otra fuente de voltaje, ahora de drenador a fuente el comportamiento del transistor MOS sera diferente. Dicho lo anterior pode-

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Fig. 7. Curva de capacitancia CV. Fig. 10. S mbolo del transistor MOS.

Fig. 8. Capacitancia m nima.

Donde n es la movilidad que tiene el electr on, Cox es la capacitancia del oxido, W y L son las dimensiones del transistor, Vgs es el voltaje de compuerta a fuente, Vth es el voltaje de umbral y Vds es el voltaje de drenador a fuente. Cuando Vds aumenta y Vgs es mayor a Vth, el transistor entra en regi on de saturaci on. Ahora la corriente de drenador a fuente queda expresada como (5). Las condiciones necesarias que deben cumplirse para que esto suceda son que V gs > V th y V ds (V gs V th)[1][2]. IDS = n W Cox (Vgs Vth )2 2 L (5)

Si se tomara en cuenta el efecto de modulaci on de canal la corriente IDS quedar a expresada de la siguiente manera: IDS = n W Cox (Vgs Vth )2 (1 + V ds) 2 L (6)

Fig. 9. Estrangulamiento del canal.

donde se incluye el par ametro de modulaci on de canal [1]. Si la L del transistor es grande, el efecto de modulaci on de canal es menor, mientras que si la L es muy peque na el efecto de modualci on de canal sera mucho mayor[1][2]. al III. Comportamiento en Gran Sen El transistor MOS com unmente es de cuatro terminales las cuales son el drenador, la compuerta, la fuente y el cuerpo. En la gura 10 se muestra la simbolog a utilizada usualmente para representar a un transistor MOS. Solo cuando el transistor esta en regi on de saturaci on se obtiene una ganancia de tal manera que el transistor se comporta como una fuente de corriente controlada por voltaje. Una variaci on de la corriente de drenador respecto a Vgs se denomina transconductancia en gran se nal. La transconductancia en gran se nal queda expresada por (7). Id = Gm V gs (7)

mos apreciar en la gura 9, en la cual una parte del canal invertido empieza a estrangularse una vez que el voltaje de la nueva fuente de polarizaci on empieza a incrementarse. Cuando el voltaje de compuerta a fuente Vgs es mayor a Vth, la carga del total del canal se puede modelar como la ecuaci on (3). Qn
total

= Cox (W L)(V gs V th)

(3)

Donde Cox es la capacitancia del oxido, W y L son las dimensiones del transistor, Vgs es el voltaje de compuerta a fuente y Vth es el voltaje de umbral. Si se tiene un V ds > 0, ocurre una estrangulaci on debido a que Vds empieza a aumentar generando que el Vgd (voltaje compuerta a drenador) se haga mas peque no y la zona de agotamiento de la regi on n++ se haga mas grande. Cuando el Vds es aproximadamente igual a cero, el transistor opera en regi on lineal y generando que se produzca una corriente de drenaje a fuente IDS . Dicha corriente esta determinada por (4). IDS = n Cox W (Vgs Vth )Vds L (4)

La corriente de drenador a fuente queda determinada por (5), como la Ids no depende de Vds, la impedancia de salida del transistor tiende a innito. La gura 11 muestra el modelo del transistor MOS para gran se nal. Dicho modelo presenta un voltaje de polarizaci on Vgs, un resistor en el drenador as como tambi en un Vdd y un Vss que determinan los rieles de polarizaci on.

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Fig. 11. Modelo de gran se nal.

Fig. 13. Modelo peque na se nal est atico.

Fig. 12. Curva caracter stica del transistor MOS.

La gura 12 exhibe las curvas caracter sticas del transistor MOS, donde se puede apreciar la variaci on de la corriente Ids respecto a distintos valores de Vds. En la siguiente secci on se describe de manera breve el modelo de peque na se nal del transistor MOS est atico y din amico. a Sen al IV. Comportamiento en Pequen Para el modelo de peque na se nal est atico se considera la impedancia de drenador a fuente rds. Dicha impedancia de drenador a fuente tiene un valor que tiende a innito. Pero si se considera el efecto de modulaci on de canal, el valor de rds es inversamente proporcional al producto de el factor de modulaci on por la corriente de drenador a fuente. En la gura 13 a) podemos apreciar al modelo de peque na se nal sin considerar el efecto de modulaci on de canal, en la gura 13 b) se exhibe el modelo considerando el efecto de modulaci on de canal. Derivando la corriente de dranador a fuente Ids respecto a Vgs se obtiene la transconductancia en peque na se nal dada por (8). W gm = n Cox (Vgs Vth ) (8) L La ecuaci on (8) no toma en cuenta el efecto de modulaci on de canal, sin embargo al tomar en cuenta el efecto de modualci on de canal, el valor de gm cambia por (9). W (Vgs Vth )(1 + V ds) (9) L Para considerar el modelo din amico se toman en cuenta las capacitancias que se generan en todo el transistor a nivel f sico. La gura 14 a) muestra las capacitancias que se generan a nivel f sico mientras que la gura 14 b) muestra el modelo en peque na se nal din amico. gm = n Cox

Fig. 14. Modelo peque na se nal est atico.

Cuando el canal esta estrangulado la carga debe mantenerse quedando descritas por las siguientes ecuaciones. 2 C3 = CouW + W LCox 3 1 C4 = CouW + W LCox 3 2 C3 = CouW + W LCox 3 (10)

(11)

(12)

Para el caso de la capacitancia C2 toma un valor de cero mientras que C5 = C6 . Lo anteriormente descrito fue considerando el modelo del transistor MOS en peque na se nal est atico y din amico. En la siguiente secci on se presentan las conclusiones. V. Conclusiones En general el transistor MOS es un dispositivo ampliamente utilizado hoy en d a, as mismo se sabe que cuenta

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con diferentes regiones de operaci on. Para la regi on lineal el transistor debe cumplir las siguientes condiciones. Vds 0 Vgs > V th Vds (V gs V th) (13) (14) (15)

Para el caso de la regi on de saturaci on el transistor debe cumplir con las siguientes condiciones. Vgs > V th Vds (V gs V th) (16) (17)

Se presento de manera concreta la estructura f sica del transistor MOS, as mismo se describieron las diferentes regiones de operaci on del mismo. Posteriormente se describi o de manera breve el comportamiento de la tecnolog a CMOS en peque na se nal y se explicaron algunos efectos que llegan a presentarse en este tipo de tecnolog a. References
[1] Behzad Razavi, Design of Analog CMOS Integrated Circuits, McGRAW HILL INTERNATIONAL EDITION, 2001. [2] Franco Maloberti, Analog design for CMOS VLSI Systems, Kluwer Academic Publishers , Boston, 2001.