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:
(3)
Transformada de Park:
(4)
2.4 Mtodo de Sincronizao do Retificador PWM
Diante dos vrios mtodos de sincronizao, ob-
serva-se em [3], por exemplo, um estudo bem deta-
lhado e uma anlise aprimorada dos principais mto-
dos de sincronizao aplicados a conversores PWM
trifsicos.
Dentre os mtodos mencionados em [3], optou-
se pela utilizao do mtodo de Estrutura de Refe-
rncia Sncrona Modificada (MSRF - modified sync-
hronous reference frames), que pode ser obtida a
partir das componentes do vetor das tenses de fase
v
123
em um sistema trifsico.
Uma vez definido o vetor v
pode-se determinar
a gerao do seno e co-seno, de forma robusta e de
maior rapidez de execuo em DSP.
Sincronizao em coordenadas :
(5)
(6)
( ) . s i n ( . )
1
( ) . s i n ( . 1 2 0 )
2
( ) . s i n ( . 1 2 0 )
3
v t V t
p
v t V t
p
v t V t
p
=
=
= +
( )
1
( )
123 2
( )
3
v t
v v t
v t
(
(
( =
(
(
( )
1
( ) 1 1/ 2 1/ 2
2/ 3. . ( )
2
( )
0 3 / 2 3 / 2
( )
3
v t
v t
v t
v t
v t
(
(
(
(
(
(
(
(
(
1 1/ 2 1/ 2
2/ 3.
0 3 / 2 3 / 2
T
(
(
s n ( )
2 2
v
e
v v
=
+
c o s ( )
2 2
v
v v
=
+
Figura 1. Topologia do Conversor CA-CC Proposto
2
2 ,
i n
K L =
A Figura 2 apresenta o seno e co-seno obtidos a
partir do uso do mtodo de sincronizao MSRF,
simulado no DSP.
2.5 Analise de Estabilidade do Conversor Proposto.
Com o objetivo de avaliar a estabilidade da fun-
o de transferncia em malha aberta da planta de
corrente no sistema dq0, constata-se que um plo na
origem apresenta um decaimento em -20 dB/dec no
seu mdulo e uma fase aproximadamente igual a -90
[4]. A partir do que foi apresentado anteriormente,
podemos traar o diagrama de Bode da planta em
malha aberta.
(7)
Onde a indutncia boost L = 1mH e a resistncia
de entrada R = 0.5 ohm. A Figura 3 abaixo representa
os diagramas de mdulo e fase da planta.
Da funo de transferncia, G
idq
(s) obtm-se o
projeto dos controladores digitais para que a planta
atenda os requisitos de projeto e implementao.
A tcnica usada para determinao dos parme-
tros do controlador, segue a metodologia usada em
[5].
Seja a funo de transferncia do controlador PI
dada por:
(8)
Obtem-se a seguinte funo de transferncia em
malha fechada:
(9)
Comparando o denominador de (9) com o poli-
nmio caracterstico dos sistemas de 2
a
ordem em sua
forma cannica s
2
+2..
n.
s+
2
n
, determinam-se os
ganhos do controlador PI atravs de:
(10)
(11)
Para o projeto dos controladores de corrente, os
acoplamentos foram supostamente cancelados, visan-
do obter uma maior simplicidade.
A Figura 4 apresenta o diagrama de blocos dos
controladores de corrente.
3.Mdulo DSP de Desenvolvimento
O DSP proposto para a aplicao um mdulo
de desenvolvimento comercial eZdspF2812, arqui-
tetado sobre um processador digital de sinal TMS
320F2812 de 32 bits.
O DSP realizar o algoritmo de controle, que se
comunica com o usurio atravs de uma porta serial
RS-232 disponvel na placa eZdsp. Devido flexi-
bilidade do controlador digital, este conversor pode
ser configurado como um retificador ou inversor.
O DSP dessa srie possui um gerador de PWM,
cada circuito PWM associado a uma unidade de
comparao pode gerar seis sinais PWM com polari-
dade e tempo morto programveis. Possui tambm, a
gerao programvel de sinal simtrico, assimtrico
ou Space Vector [6].
O DSP da srie C28x integra em seu chip as se-
guintes configuraes para a operao PWM:
Configura o registrador TxPR (perodo) de a-
cordo com o perodo do sinal PWM desejado;
Configura o registrador TxCON (controle) pa-
ra especificar o modo de contagem e a fonte de sinal
de clock;
Carregar o registrador TxCMPR (comparao)
com valores correspondentes s larguras de pulsos
PWM calculadas.
O DSP escolhido, para fins de eletrnica de po-
tncia, representa o estado da arte dos microproces-
sadores.
As principais caractersticas deste modelo so:
12 sadas PWM;
Freqncia de trabalho de 150MHz;
1/
( )
/
idq
L
G s
s R L
=
+
( )
p i
dq
K s K
C s PI
s
+
= =
2
( )/
( )
p i
p
i
K s K L
T s
R K
K
s s
L L
+
=
+ | |
+ +
|
\
2 ,
p n
K L R =
10
0
10
1
10
2
10
3
10
4
10
5
-60
-40
-20
0
20
Diagrama de Bode
Frequencia, rad/s
M
a
g
n
it
u
d
e
,
d
B
10
0
10
1
10
2
10
3
10
4
10
5
-100
-80
-60
-40
-20
0
Frequencia, rad/s
F
a
s
e
,
d
e
g
Figura 3. Diagrama de Bode de Gidq(s)
Figura 2. Mtodo de Sincronizao MSRF.
Figura 4. Diagrama de Blocos dos Controladores de Corrente.
Circuitos dedicados modulao vetorial;
Possui 16 canais de conversores A/D de 12
bits;
Uma biblioteca de funes matemticas de
ponto fixo chamada IQmath.
4. Sistema de Controle Baseado em Dsp e Simula-
o do Sistema
A Figura 5 apresenta o diagrama esquemtico do
sistema de controle.
O objetivo a ser alcanado pelo sistema de con-
trole a correo do fator de potncia e a regulao
da tenso do barramento CC. Para corrigir o fator de
potncia a corrente de entrada do conversor deve
seguir a forma de onda da tenso da rede de alimen-
tao para que se tenha um controle do tipo corrente
controlada [7, 8,9,10].
A finalidade deste equipamento fornecer ten-
so contnua ajustvel em nveis que variam de 550V
a 800V, com correo de fator de potncia e alto
rendimento a 50kW.
Para controlar esse nvel de tenso deseja-se que
o controlador de tenso possua uma dinmica mais
lenta, de modo a produzir a forma senoidal na onda
da corrente de entrada [7, 8,10].
Esses elevados nveis de tenso e corrente en-
volvidos na operao do conversor sero utilizados
como interruptores eletrnicos transistores do tipo
IGBTs.
4.1 Simulao dos Resultados
O modelo de simulao desenvolvido para a a-
plicao utiliza a ferramenta computacional
SIMULINK.
Nas Figuras 7 e 8 apresentam respectivamente o
modelo empregado na simulao do sistema proposto
e as formas de onda da tenso de sada regulada, a
tenso e corrente de entrada em fase.
5. Resultados Experimentais
O retificador trifsico proposto encontra-se, atu-
almente, em fase finais de testes.
Na Figura 9 apresenta formas ondas de tenso e
corrente de entrada na fase A do retificador trifsi-
co sem a atuao do PFC.
At o presente momento, todos os testes experi-
mentais so realizados com auxlio de uma carga
resistiva, de 50kW de potncia.
Novos padres de chaveamento e acionamento
dos IGBTs esto sendo testados, objetivando melho-
Figura 8. Formas de Ondas do Conversor Proposto.
Figura 5. Diagrama de Blocos do Sistema Proposto.
Figura 6. Diagrama de blocos do controlador de tenso.
Figura 7. Modelo Simulink do Sistema Proposto.
Figura 9. Tenso e corrente de entrada sem a atuao do PFC.
rar a eficincia do conversor e reduzir o contedo
harmnico das correntes de linha.
6. Concluso
Atualmente, o projeto encontra-se na fase de tes-
tes em laboratrio. Os estudos tericos realizados at
o presente momento apontam para resultados satisfa-
trios na operao do conversor. As simulaes rea-
lizadas confirmam a validade dos estudos e do proje-
to realizado. Foi escolhido o esquema de modulao
vetorial a fim de obter menores perdas por chavea-
mentos.
Agradecimentos
Os autores agradecem a CAPES, CNPq, FINEP e
FUNPEC pelo apoio financeiro.
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tncia com Controle por Valores Mdios Ins-
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TMS320F2812. Dissertao de Mestrado. U-
niversidade do Estado de Santa Catarina, Bra-
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sico Regenerativo Com Elevado Fator de Po-
tncia e Controle em Coordenadas dq0 Im-
plementado no DSP TMS320F2812. Disserta-
o de Mestrado. Universidade do Estado de
Santa Catarina, Brasil, maio. 2006.