5: Problemas resueltos

PROBLEMA: Analizar el siguiente circuito. Supngase que la entrada A y la salida son inicialmente cero. Sugirase tambin una forma de "limpiar el registro" (regresar la salida a su valor original de "cero")

Cuando la entrada A y la salida son inicialmente cero (0), el bloque OR est alimentado con dos ceros, produciendo la salida de cero.

Cuando activamos la entrada con un valor de A=1, el bloque OR producir una salida de 1, lo cual pondr una entrada de 1 en el mismo bloque OR compatible con la salida de 1.

Al volver a tomar la entrada A su valor de cero, el 1 a la entrada del OR producido por su salida mantendr la salida del OR en el estado 1. Esto es, cuando A toma el valor de 1, la salida toma tambin el valor de 1 y permanece en ese estado por tiempo indefinido an cuando A regrese a su valor original de 0.

Este ejemplo demuestra una caracterstica interesante e importante que juega la retroalimentacin (feedback) en los circuitos lgicos. La retroalimentacin proporciona memoria a los circuitos lgicos.

Un diagrama de tiempos caracterstico del comportamiento del circuito sera como el siguiente:

Una forma de limpiar el registro (esto es, borrar la memoria) es aadiendo unos componente s de la siguiente manera:

Cuando no hay ninguna seal en R (o sea, cuando la entrada en la terminal R es R=0), por la accin del NOT inversor el bloque AND conectar directamente la salida del bloque OR a la entrada del mismo y no tendr efecto alguno en el diagrama de tiempos del circuito previo. Este circuito se comportar exactamente como el circuito anterior.

Sin embargo, cuando se aplica una entrada de 1 a R, la compuerta AND interrumpir la alimentacin de la salida del OR a la entrada del mismo, borrando la memoria si es que la salida era 1 y la terminal S tena el valor de 0. En el caso de que R permanezca activada con un 1, la salida tomar directamente el valor de S.

Obsrvese que arriba se llev a cabo un ligero cambio en la notacin de las terminales de entrada del circuito. A la entrada que lo puede ajustar con una salida de 1 se le ha designado con la letra S, una abreviatura de la palabra inglesa Set que significa precisamente ajuste, mientras que a la terminal con la cual se puede reajustar el circuito limpiando el registro previo se le ha designado

con la letra R, una abreviatura de la palabra inglesa Reset que significa precisamente reajuste. Esto se ha hecho para ir adecuando nuestra notacin con la notacin utilizada en la mayora de la literatura tcnica.

Un diagrama de tiempos ilustrando todas las situaciones posibles se muestra a continuacin:

La funcin de limpieza de registroes indispensable en una configuracin de circuitos lgicos para borrar informacin previa y poder procesar informacin nueva.

PROBLEMA: El Flip-Flop R-S. Analizar el siguiente circuito considerando todas las 16 combinaciones posibles de unos y ceros (cuatro a la entrada y cuatro a la salida) descartando aquellos estados que resulten incompatibles. Asimismo, construr una Tabla de Verdad lo ms simplificada posible para dicho circuito.

El anlisis se llevar a cabo haciendo un diagrama independiente para cada una de las combinaciones posibles, trazando el flujo de los valores binarios y observando la compatibilidad de los mismos para cada combinacin de valores. Empezaremos con la primera combinacin en la cual supondremos que tanto las dos entradas R y S como las dos salidas Q y Q tienen valores de cero (puesto que una forma alterna muy comn de simbolizar al inverso lgico de Q adems de ponerle una barra horizontal encima a la Qconsiste en agregarle una comilla sencilla posterior a Q, se estar usando esta simbolizacin alterna para ir acostumbrando al lector a ambas simbolizaciones):

R=0, S=0, Q=0, Q=0:

El 0 que suponemos a la salida del NAND superior alimenta con dicho 0 una de las entradas del NAND inferior, el cual junto con el 0 que est siendo puesto en la terminal S producir un 1 a la

salida Q del NAND inferior. Este 1 es incompatible con el valor de 0 que estamos asumiendo para Q. Por otro lado, el 0 que suponemos a la salida del NAND inferior alimenta con dicho 0 una de las entradas del NAND superior, el cual junto con el 0 que est siendo puesto en la terminal R producir un 1 a la salida Q del NAND superior. Este 1 es incompatible con el valor de 0 que estamos asumiendo para Q. Por lo tanto, se descarta por completo esta combinacin de valores por no ser una combinacin vlida.

R=0, S=0, Q=0, Q=1:

En este caso, de nueva cuenta el 0 que suponemos a la salida del NAND superior alimenta con dicho 0 una de las entradas del NAND inferior, el cual junto con el 0 que est siendo puesto en la terminal S producir un 1 a la salida Q' del NAND inferior. Este 1 s es incompatible con el valor de 1 que estamos asumiendo para Q'. Sin embargo, por otro lado, el 1 que suponemos a la salida del NAND inferior que alimenta con dicho 1 una de las entradas del NAND superior, junto con el 0 que est siendo puesto en la terminal Rproducir un 1 a la salida Q del NAND superior. Este 1 es incompatible con el valor de 0 que estamos asumiendo para Q. Por lo tanto, tambin se descarta esta combinacin de valores por no ser una combinacin vlida.

R=0, S=0, Q=1, Q=0:

Podemos ver que este caso es similar al caso anterior, lo cual era anticipable por la simetra de la figura.

R=0, S=0, Q=1, Q=1:

Al seguir el flujo de todas las seales con los valores supuestos, encontramos que en este caso los valores s son compatibles. Por lo tanto, podemos hacer la siguiente Tabla de Verdad para los mismos:

R=1, S=0, Q=0, Q=0:

Nuevamente, encontramos otra situacin en la que la combinacin de valores no es compatible, razn por la cual se descarta esta posibilidad.

R=1, S=0, Q=1, Q=0:

Esta combinacin de valores tambin se descarta por no ser una combinacin compatible.

R=1, S=0, Q=0, Q=1:

Los valores en este caso s son compatibles, y por lo tanto podemos hacer una Tabla de Verdad para los mismos:

R=1, S=0, Q=1, Q=1:

Esta es una combinacin de valores que no es compatible, y por lo tanto se descarta.

R=1, S=0:

Antes de proseguir, para ahorrarnos trabajo podemos explotar a nuestro favor una simetra. Puesto que el circuito es simtrico en el sentido de que si tomamos lo volteamos por completo de arriba abajo tendremos en esencia lo mismo, al tratar los cuatro casos correspondientes a los valores de entrada R=0 y S=1 tambin estamos cubriendo los cuatro casos correspondientes a los valores de entrada R=1 y S=0 con la simple inversin de los elementos de arriba hacia abajo. En base a la simetra y los resultados obtenidos previamente, podemos afirmar que el nico conjunto de valores compatibles para R=0 yS=1 es Q=1 y Q=0, lo cual podemos resumir en la siguiente Tabla de Verdad:

Podemos proseguir con las combinaciones de valores faltantes:

R=1, S=1, Q=0, Q=0:

Esta combinacin de valores se descarta por ser totalmente incompatible.

R=1, S=1, Q=0, Q=1:

En este caso la combinacin de valores s es compatible, y su Tabla de Verdad es:

R=1, S=1, Q=1, Q=0:

Los valores en este caso tambin son compatibles, y su correspondiente Tabla de Verdad ser:

Falta ya tan slo una combinacin posible de valores por checar. Es la siguiente:

R=1, S=1, Q=1, Q=1:

As, la ltima combinacin posible de valores que nos faltaba por checar resulta ser totalmente incompatible, razn por la cual tambin se descarta.

Podemos juntar ahora todas las Tablas de Verdad para este circuito en una sola:

Para simplificar esta Tabla de Verdad, como primera observacin se nota que el nico caso en el cual los valores de Q y Q' no son complementarios es R=0 y S=0. En la terminologa tcnica empleada en el estudio de los circuitos lgicos, este es un estado es conocido como un estado no-

definido. Con esto en mente, y agrupando las salidas similares por razones que pronto quedarn claras, la Tabla de Verdad toma el siguiente aspecto:

Analizando esta Tabla de Verdad, encontramos algunos detalles interesantes. Si las entradas toman los valores R=1 y S=0, las salidas tomarn los valores Q=0 y Q=1. Y si las entradas cambian a los valores R=0 y S=1, las salidas cambiarn a los valores Q=1 y Q=0. Esto es, cuando las entradas son complementarias, Q toma el valor de S.

Al tomar las entradas los valores R=1 y S=1; existen dos salidas complementarias vlidas. Esto indica que al tomar ambas R y S el valor de 1, se retendrn a la salida los valores de la condicin previa, esto es, el circuito "recordar" su estado anterior. Por ejemplo, si la entrada tiene los valores R=1 y S=0, la salida tomar los valores Q=0 y Q=1. Al tomar la entrada los valores R=1 y S=1, la salida seguir reteniendo los mismos valores Q=0 y Q=1. La nica manera de invertir la salida Q es aplicando la condicin R=0 y S=1. Despus de aplicar dicha condicin, el circuito mantendr la salida de Q=1 y Q=0 al aplicrsele la condicin R=1 y S=1.

Puesto que en el estado R=1 y S=1 las salidas pueden tomar dos valores que siempre sern complementarios, podemos simplificar an ms la Tabla de Verdad:

Esta Tabla nos quiere decir que para la condicin R=1 y S=1, si Q toma el valor de 1 entoncesQ tomar el valor de 0 o bien, si Q toma el valor de 0 entonces Q tomar el valor 1.

Ntese que cuando R y S son complementarios, el valor de S es igual al valor de Q y el valor de R es igual al valor de Q. Tomando esto en consideracin, se acostumbra invertir de la siguiente manera las terminales de entrada para que estn de acuerdo con el orden en la figura de los valores que toman las terminales de salida:

Frecuentemente, este circuito se encierra en una caja negra representndosele de la siguiente forma:

Este bloque se conoce comnmente como el Flip-Flop R-S, aunque tambin se le conoce ampliamente como un R-S latch, y desempea un papel importante en los circuitos lgicos.

El comportamiento de un flip-flop R-S (y de hecho el comportamiento de cualquier circuito lgico secuencial capaz de pasar de un estado estable a otro) puede ser descrito con un diagrama de tiempos como el siguiente, en el cual el paso del tiempo ocurre de izquierda a derecha:

En este diagrama de tiempos, al principio de la accin ambas terminales de entrada S y Restn puestas a un valor de 1 lgico, mientras que se supone que la salida Q se encuentra en un estado estable de 0. Como podemos ver, la terminal R recibe un descenso de 1 a 0 seguida de un ascenso que la regresa a su valor de 1, pero esto no produce efecto alguno en la salida puesto que para ello es la terminal S la que tiene que ser activada. Esto es precisamente lo que se lleva a cabo a continuacin, y podemos ver que al caer S de 1 a 0 la salida Q cambia de inmediato de 0 a 1. Tras esto, la terminal S es llevada de 0 a 1, y nuevamente se le aplica otro descenso, pero en esta ocasin ya no tiene efecto alguno sobre la salida Q, su efecto ya se dej sentir anteriormente. Por ltimo, con la salida Qajustada a 1, la terminal R es llevada de 1 a 0, y en esta ocasin si produce un efecto inmediato, reajustndose la salida de Q a un valor de 0. Este diagrama de tiempos resume prcticamente todas las condiciones posibles que describen el comportamiento del

circuito, como debe hacerlo un buen diagrama de tiempos.

Una manera de mostrar dinmicamente la accin de un flip-flop R-S construdo con bloques lgicos NAND en mediante el siguiente grfico animado con foquitos encendidos indicando un valor lgico de 1 y foquitos apagados indicando un valor lgico de 0:

Podemos construr un flip-flop con bloques NAND, o podemos procurarlo ya construdo en un componente como el circuito integrado 4044, el cual incluye cuatro flip-flops NAND por el precio de uno solo:

PROBLEMA: Usando lgebra Boleana, encontrar expresiones para las salidas en funcin de las entradas, simplificando las expresines resultantes lo ms que se pueda, para un Flip-Flop construdo con bloques NAND. Asimismo, constryase una Tabla de Verdad para el circuito usando las expresiones obtenidas.

Trazando el flujo de seales para un flip-flop construdo con bloques NAND, se ve que las salidas debern ser como se muestra en el siguiente diagrama:

Las expresiones Boleanas para las salidas son:

Introduciendo cada expresin en la otra para tener las salidas en funcin de las entradas R yS exclusivamente:

Usando la ley de DeMorgan A B = A + B para simplificar ambas expresiones:

Con las expresiones anteriores podemos introducir valores de R y S para construr una Tabla de Verdad:

R=0, S=0:
Q=0+0Q Q= 1 Q=0+0Q Q=1

R=0, S=1:
Q=0+1Q Q=1+Q Q=1 Q=1+0Q Q=0+0 Q=0

R=1, S=0:
Q=1+0Q Q=0+0 Q=0

Q=0+1Q Q=1+Q Q=1

R=1, S=1:
Q=1+1Q Q=0+Q Q=Q Q=1+1Q Q=0+Q Q=Q Llamando al estado en el cual los valores de Q y Q no son complementarios (R=0 y S=0) un estado no-definido, podemos construr la Tabla de Verdad con la informacin obtenida:

Esta es la misma Tabla de Verdad que la obtenida en el problema anterior, excepto que aqu se obtuvo por una va mucho ms rpida, sin tener que probar todas las combinaciones posibles de unos y ceros en las entradas R y S y en las salidas Q y Q. Nuevamente, la enorme efectividad del lgebra Boleana como herramienta de simplificacin muestra su potencia matemtica.

PROBLEMA: Usando lgebra Boleana, encontrar expresiones para las salidas en funcin de las

entradas, simplificando lo ms que se pueda, para el siguiente flip-flop R-S construdo con bloques NOR:

Asimismo, constryase una Tabla de Verdad para el circuito usando las expresiones obtenidas.

Trazando el flujo de seales para un flip-flop R-S construdo a base de bloques NAND, se ve que las salidas debern ser como se muestra a continuacin:

Las expresiones Boleanas para las salidas son:

Introduciendo cada expresin en la otra para tener las salidas en funcin de las entradas R yS exclusivamente:

Usando la ley de DeMorgan A + B = A B para simplificar ambas expresiones:

Con las expresiones anteriores podemos introducir valores de R y S para construr una Tabla de Verdad:

R=0, S=0:
Q = 0 (0 + Q) Q= 1 Q Q= Q Q = 0 (0 + Q) Q= 1 Q Q=Q

R=0, S=1:
Q = 0 (1 + Q) Q = 1 (1) Q=1

Q = 1 (0 + Q) Q = 0 (Q) Q=0

R=1, S=0:
Q = 1 ( 0 + Q) Q = 0 (Q) Q=0 Q = 0 (1 + Q) Q = 1 (1) Q=1

R=1, S=1:
Q = 1 (1 + Q) Q = 0 (0) Q=0 Q = 1 (1 + Q) Q = 0 (1) Q=0 Llamando al estado en el cual los valores de Q y Q no son complementarios (R=1 y S=1) un estado no-definido, podemos construr la Tabla de Verdad con la informacin obtenida:

Comparando esta Tabla de Verdad con la obtenida en el problema anterior para un flip-flop R-S construdo con bloques NAND, encontramos que son casi idnticas excepto por una diferencia: mientras que para un flip-flop R-S construdo con bloques NAND la condicin en la cual el flip-flop entra en un estado indefinido est dada por R=0 y S=0, para el flip-flop R-S construdo con bloques NOR la condicin en la cual el flip-flop entra en un estado indefinido est dada por R=1 y S=1. Asimismo, la condicin en la cual el flip-flop R-S construdo con bloques NAND recuerda su estado anterior es R=1 y S=1, mientras que para el flip-flop construdo con bloques NOR la condicin en la cual el flip-flop recuerda su estado anterior es R=0 y S=0.

Podemos construr un flip-flop con bloques NOR, o podemos procurarlo ya construdo en un componente como el circuito integrado 4043, el cual incluye cuatro flip-flops NOR por el precio de uno solo:

Podemos visualizar mejor el funcionamiento de un flip-flop R-S construido con bloques NOR mediante el siguiente grfico animado con foquitos encendidos indicando un valor lgico de 1 y foquitos apagados indicando un valor lgico de 0, empezando con una condicin en la que el flipflop R-S se encuentra en en el estado Q=0 y la aplicacin de dos pulsos iniciales en la terminal R no producen cambio alguno, hasta que aplicamos un pulso en la terminal Sque hace que el estado del flip-flop R-S cambie a Q=1 tras lo cual la aplicacin de un nuevo pulso en la terminal S ya no produce cambio alguno, y es la aplicacin de un pulso en la terminal de reseteo R la que devuelve al flip-flop R-S a su estado Q=0:

Sin duda alguna, el funcionamiento de un flip-flop R-S construido con bloques NOR es ms intuitivo y ms fcil de recordar que el funcionamiento de un flip-flop R-S construido con bloques NAND. Es por esta razn que, a menos de que se indique lo contrario, en todos los problemas restantes de aqu en adelante se utilizarn exclusivamente flip-flops R-S hechos con bloques NOR.

PROBLEMA: Construr un diagrama de tiempos para un flip-flop R-S construdo con bloques NOR.

PROBLEMA: Encontrar las modificaciones externas requeridas por un flip-flop R-S hecho con

bloques NAND para que se comporte como si fuera un flip-flop hecho con bloques NOR.

Requerimos un bloque que transforme las entradas del flip-flop hecho con bloques NAND en la manera como se muestra a continuacin:

Tomando en cuenta las caractersticas del flip-flop R-S hecho con bloques NOR y los requerimientos del flip-flop hecho con bloques NAND, las entradas y salidas del bloque transformador (mostrado de color ciano) deben estar relacionadas segn se muestra en la siguiente Tabla de Verdad de dos entradas y dos salidas, obtenida mediante la tcnica de los minterms:

de la cual obtenemos las siguientes relaciones:

S = SERE + SERE

S = (SE + SE)RE

S = RE

R = SERE + SERE

R = SE(RE + RE)

R = SE

La configuracin requerida toma entonces el siguiente aspecto:

Si encerramos todo esto dentro de una caja negra y se lo damos a un tcnico para que haga las pruebas necesarias para determinar qu clase de flip-flop es, el tcnico creer que se trata de un flipflop R-S hecho con bloques NAND. A menos de que sea un tcnico realmente bueno y no se deje llevar tan slo por las apariencias.

PROBLEMA: Analizar el siguiente circuito.

Para llevar a cabo el anlisis, supngase que inicialmente Bin=0, A=0 y Bout=0.

Con A=0 y Bin=0, las salidas del AND 1 y del AND 2 deben ser ambas 1, entradas con las cuales el flip-flop R-S mantiene su estado de Bout=0. que aqu suponemos vlido. Al tomar Bin el valor 1, las salidas de los dos AND siguen siendo 1 y el flip-flop seguir reteniendo su estado Bout=0. Esto es, no importa el valor que tome Bin, ste no podr afectar al flip-flop mientras la terminal A permanezca en la condicin A=0. Si el flip-flop tuviera una salida Bout=1, esta tambin permanecer constante ante cambios de Bin siempre y cuando la terminal A permanezca en 0.

Suponiendo que ahora la terminal A toma el valor de 1 observamos que las entradas al flip-flop sern complementarias y sus valores dependern del valor que tome Bin. En este estado, si aplicamos un 1 a Bin, el AND 1 producir una salida de 0 y el AND 2 producir una salida de 1, lo cual pondr al flip-flop en el estado Bout=1. Removiendo el "1" de la terminal A primero y el 1 de la terminal Bin despus, las salidas de los AND 1 y 2 sern 1, con lo cual el flip-flop retendr el valor Bout=1. Sin el 1 en la terminal A, no importa que valor tome Bin, la salida seguir siendo Bout=1. Esto es, al activar la terminal de acceso A, el circuito conservar en su memoria (a la salida Bout) el valor que le hayamos aplicado aBin durante el perodo de tiempo que dur activada la terminal A. Si el bit de entrada Bines 0, basta activar por un corto tiempo la terminal A para grabar dicho bit en el circuito, pudiendo leer el bit a la salida Bout cuantas veces se desee tiempo despus de que se haya desactivado la terminal A. Si deseamos grabar el bit 1, entonces lo ponemos en la terminal de entrada Bin y activamos la terminal de acceso A por un tiempo corto, despus del cual el bit est disponible a la salida Bout para ser ledo cuantas veces se desee. Este es bsicamente un circuito para almacenar un bit de informacin por tiempo indefinido .

Un diagrama de tiempos ilustrando todas las combinaciones secuenciales posibles es el siguiente:

PROBLEMA: El RAM (la Memoria de Acceso al Azar). Supngase que existe un arreglo rectangular de flip-flops ordenados en un acomodo rectangular de 3 por 5 cuadros, cada cuadro conteniendo un flip-flop. Ilustrar la manera en la cual se pueda localizar un flip-flop cualquiera en un momento dado. Ilustrar tambin la manera en la cual se puede introducir y saca informacin de dicho flip-flop.

El arreglo ms probable sera el siguiente:

Supngase que deseamos encontrar el elemento mostrado en la figura. Para ello bastar con activar las terminales que lo localizan, que en este caso equivale a poner X3=1 y Y4=1, dejando un 0 en todas las dems terminales.

Siguiendo la convencin del problema anterior, Bout es el bit ya almacenado por un flip-flop seleccionado, mientras que Bin es el bit a ser almacenado por el flip-flop seleccionado.

Podemos ver en el diagrama que la terminal Bin va dirigida hacia cada elemento del arreglo rectangular, cada uno de los cuales ser llamado clula bsica o celda para nuestros propsitos, mientras que la terminal Bout viene conectada desde cada clula. Asimismo, la terminal Escribir/Leer est tambin conectada a cada clula.

El diagrama de una clula bsica es el siguiente:

Dentro de cada clula estamos utilizando la configuracin estudiada en el problema anterior (la cual tomamos como caja negra y no se muestra en detalle para simplificar este diagrama esquemtico).

Empezamos suponiendo que para la clula arriba mostrada, X3=1 y Y4=1, esto es, estamos domiciliando dicha clula, la clula especificada por las "coordenadas" X 3 y Y4. Esto implica que la salida del AND1 es 1. Si otra clula fuese la localizada, entonces tendramos X n Yn ambos, con lo cual la salida del AND sera entonces 0.

Para analizar el comportamiento de la clula bsica, estudiamos dos casos diferentes:

a) La terminal R/W (Read/Write, que en espaol se traduce como "Escribir/Leer") est desactivada con un 0. En este caso, la salida del AND 2 es 0, lo cual implica que la terminal de acceso A est desactivada y la informacin contenida por el flip-flop (Bo) permanece inalterada. Al mismo tiempo, el AND 3 est activado y su salida Bo depender de la informacin Bo previamente almacenada en el flip-flop. Estamos, por lo tanto, leyendo informacin de la clula localizada. Esta es la funcin R (Read) de lectura.

b) La terminal R/W es activada con un "1". En este caso, la salida del AND 2 es 1, lo cual implica que la terminal de acceso A est activada. La salida Bo del flip-flop (que es la salida Bo de la clula) depender del valor que tome Bi. Podemos, por lo tanto, escribir informacin en la clula localizada; esta es la funcin W (Write) de escritura, despus de lo cual desactivamos la terminal R/W ponindole nuevamente un "0" para poder preservar dicha informacin.

PROBLEMA: Una memoria RAM tiene una capacidad de 8 por 8 bits. Cmo se puede seleccionar cada bit sin usar un gran nmero de terminales fuera del RAM?

Antes de continuar, identificaremos cada terminal de entrada de seleccin del RAM con un nmero binario diferente (al cual se le llamar domicilio o adresss) como se muestra a continuacin:

No se ha mostrado en el diagrama la terminal bi-direccional de Escribir/Leer (Read/Write) con la cual se escribe un bit dentro de los flip-flops seleccionados. Obsrvese que en cada caso (domicilios horizontales, domicilios verticales) se escogi una numeracin binaria ascendente tanto para los domicilios horizontales como para los verticales. Podemos aadir ahora un decodificador binario en cada lado para tener entonces el siguiente circuito:

Podemos observar que con este arreglo, el nmero de terminales requeridas para encontrar un determinado bit (o mejor dicho, un determinado flip-flop que est almacenando un bit que puede ser un 0 o un 1) se reduce grandemente. En las figuras se ha mostrado el flip-flop identificado por las combinaciones A0A1A2=110 y A3A4A5=100 (o bien, por la palabra A0A1A2A3A4A5=110100, que es lo que comunmente se acostumbra usar.

El esquema de domiciliar cada una de las clulas bsicas de una memoria RAM utilizando un arreglo rectangular y reduciendo el nmero de lneas empleadas para el domiciliamiento con la ayuda de un decodificador horizontal y un decodificador vertical es un concepto completamente general, independiente de la tecnologa empleada, ya sea mediante ncleos de ferritas magnticas o mediante semiconductores o mediante algn otro esquema que an no ha sido descubierto:

En esta representacin estamos introduciendo un nuevo concepto con el objetivo de simplificar los diagramas esquemticos en los cuales varias lneas de conduccin elctrica que llevan informacin simultnea perteneciente a un mismo grupo de datos son representadas en conjunto como una sola flecha gorda en vez de las cuatro u ocho lneas que de otro modo tendran que ser dibujadas independientemente sin que este exceso de lneas resulte en una mayor claridad de informacin. Esta flecha gorda que aparea datos pertenecientes a informacin del mismo gnero es conocida como bus, (posiblemente en similitud con la palabra inglesa con la cual se designa a los camiones pblicos utilizados para transportar a varias personas a la vez). As, el bus que tenemos a la derecha en la siguiente figura representa a las ocho lneas que tenemos a la izquierda de la misma:

PROBLEMA: Ilustrar la forma de conectar varias RAM con una capacidad de 4 por 4 bits cada una para almacenar palabras de 3 bits. Cul es la capacidad total de memoria del sistema expresada en bits? Cuntas palabras se pueden almacenar?

Puesto que se quiere almacenar palabras de 3 bits de extensin, se requieren tres RAM. Debido a que el arreglo de cada RAM es simtrico (o sea, de 4 por 4 bits) y a que la capacidad horizontal (y la vertical) es una potencia de 2n siendo n=2, podemos usar decodificadores para as tener la siguiente configuracin:

Cada RAM tieen una capacidad de 4x4=16 bits. Puesto que se estn usando tres memorias RAM de 4 por 4 bits de capacidad cada una, la capacidad total de almacenamiento ser de 16 bits por 3, o sea de 48 bits (una capacidad modesta cuando en los inicios del 2007 las capacidades de las memorias RAM a la venta para las computadoras personales de escritorios alcanzaban una capacidad de dos gigabytes, dos mil millones de bits). Obsrvese que si cada RAM tiene integrados sus propios decodificadores (esta es la prctica usual) sin necesidad de que un ingeniero o tcnico los tenga que aadir a algn diseo, el arreglo del circuito se simplifica enormemente como se muestra a continuacin:

La simpleza de esta configuracin sobre la anterior es obvia. La ventaja de usar bloques RAM con decodificadores includos en las RAM se hace ms obvia an cuando la cantidad de bloques RAM usados y la capacidad de los mismos va en aumento.

PROBLEMA: Un fabricante anuncia un nuevo tipo de memoria RAM ultra-rpida de 1024 bits hecho a base de tecnologa ptica. Cul es la configuracin funcional ms probable para tal circuito?

Lo ms probable es que sea una RAM de tipo simtrico con las clulas bsicas de informacin acomodadas en un arreglo rectangular, formada por n bits de cada lado. Podemos, basados en esta informacin, obtener el nmero de bits laterales: n n = 1024

n = 1024

n = 32

La RAM parece ser una RAM de 32 bits por 32 bits. Lo ms probable tambin es que use decodificadores en ambos lados con el propsito de reducir las lneas externas de alambrado necesarias para poder llegar a cada clula de informacin. La extensin de la palabra requerida en cada lado la podemos encontra de la siguiente manera: 2n = 32

log [ 2n ] = log(32)

n log(2) = log(32)

n = (log 32)/(log 2)

n = (1.50515)/(.30103)

n=5

El resultado nos dice que una palabra de tan slo cinco bits contendr 32 combinaciones posibles de unos y ceros.

La RAM tendr entonces la siguiente configuracin:

El bit a ser ledo con la operacin de lectura R (poniendo un 0 en la terminal R/W) ser ledo de la terminal Bo, mientras que el bit a ser escrito con la operacin de escritura W(poniendo un

1 en la terminal R/W) ser puesto en la terminal Bi.

PROBLEMA: La ROM (Memoria de Lectura Unicamente). Analizar el siguiente circuito construyendo una Tabla de Verdad para el mismo.

El primer paso para analizar este tipo de circuito es introducir todas las combinaciones posibles de unos y ceros en las terminales de entrada A, B y C. Por ejemplo, con la combinacin AB=00, nicamente se activa la lnea L1. De la misma manera, con cada una de las combinaciones restantes se activa nicamente una de las lneas L2, L3 y L4. No nos debe llevar mucho tiempo el reconocer que lo que tenemos dentro del recuadro de lnea roja es nada menos que un decodificador. Las salidas H1, H2, H3 y H4 se pueden obtener de inmediato de los ORs sabiendo que nicamente una de las lneas L puede estar activada en un momento dado. Tomando esto en consideracin, la Tabla de Verdad obtenida ser como la que se muestra a continuacin:

Podemos ver que cada combinacin de unos y ceros a la entrada siempre producir la misma combinacin de unos y ceros que le corresponda a la salida a dicha entrada, determinado por las conexiones internas en el circuito. Esto, en cierta forma, es equivalente a una memoria, la cual est contenida dentro del recuadro de lnea verde. Sin embargo, este tipo de memoria es diferente a las dems en el sentido de que nicamente se pueden leer palabras binarias de la misma. No se pueden grabar palabras nuevas en este tipo de memoria sin cambiar el alambrado interno del circuito. Es por esto que esta memoria es conocida comnmente como Memoria de Lectura Unicamente (Read Only Memory ROM), ya que nicamente se pueden leer palabras de este memoria, no se pueden grabar palabras en la misma.

El ROM ofrece una configuracin almacenada de unos y ceros que puede ser utilizada de la misma manera que un programa almacenado en la memoria de una computadora digital. La secuencia de eventos lgicos puestos en movimiento por esta configuracin almacenada de datos recibe el nombre de microprograma. Asismismo, cada evento lgico especificado en los domicilios de un microprograma recibe el nombre demicroinstruccin.

PROBLEMA: Tomando en cuenta el circuito del problema anterior, disear un ROM que posea la siguiente Tabla de Verdad:

La configuracin pedida tiene el siguiente aspecto:

PROBLEMA: Describir la forma en la cual trabaja la Memoria ROM cuyo diagrama esquemtico es el siguiente:

La forma (simblica) en la cual trabaja esta memoria ROM de acuerdo con lo que podemos leer en este diagrama esquemtico es la siguiente:

Cuando todos los interruptores elctricos en el extremo izquierdo del diagrama estn abiertos tal y como se muestra arriba, no entra ningn voltaje (ningn 1) en ninguna de las terminales de entrada A0, A1, A2 y A3, siendo por lo tanto la entrada 0 en todas ellas. As, cuando la palabra de entrada es A0A1A2A3=0000, accesamos de la memoria ROM su contenido puesto en una de sus celdas, que es el dato 4D (dado en notacin hexadecimal, equivalente a 01001101 en notacin binaria). Este dato es puesto en las lneas de salida del ROM como el byte: D7D6D5D4D3D2D1D0= 01001101

tal y como lo muestra el diagrama. Si queremos accesar otro contenido dentro del ROM, por ejemplo el contenido que est puesto bajo el domicilio A0A1A2A3=0011 entonces cerramos los interruptores elctricos que corresponden a las lneas de entrada A0 y A1, con lo cual el voltaje que tomamos como 1 pasa directamente a dichas lneas. Junto con los ceros en las dems entradas, esto pone el domicilio 3 (0011) en la entrada A0A1A2A3, lo cual accesa el contenido en el domicilio 3 que es 6D, el cual ser puesto a la salida del ROM.

Este ROM tiene capacidad suficiente para almacenar 16 bytes.

Este circuito fue tomado de la pgina Internet de Educypedia. La accin animada de este ROM

trabajando se puede ver yendo al siguiente domicilio:

http://www.ibiblio.org/kuphaldt/socratic/output/animation_ROM_memory_fast.gif

PROBLEMA: El cdigo ASCII. Una de las desventajas del indicador luminoso de 7 segmentos es que no se pueden representar las letras del alfabeto en el mismo. Este problema se soluciona empleando una matriz (arreglo rectangular) de 5 por 7 diodos LED, cada uno en forma de punto. Representar la expresin A+B usando este tipo de indicadores. Bajo el cdigo ASCII, se pueden representar hasta 64 caracteres diferentes si se usa un ROM para almacenar la combinacin particulas de "unos" y "ceros" correspondientes a cada caracter. Cul es la capacidad total en bits requerida del ROM? Cul es su configuracin ms probable?

Usando tres matrices de diodos LED indicadores, la expresin A+B tendr un aspecto como el siguiente:

Para representar cada caracter se requieren 7 por 5 bits, o sea 35 bits. Puesto que en el cdigo ASCII hay un total de 64 caracteres, o sea 64 combinaciones diferentes de unos y ceros, se concluye que la capacidad total de almacenamiento requerida del ROM es de 35x64 = 2240 bits.

Puesto que 64 es un mltiplo de 2n, en lugar de usar 64 lneas diferentes para obtener cada caracter se puede usar identificacin binaria para obtener cada caracter usando un decodificador. Incluyendo el decodificador en el ROM, vemos que el nmero n de lneas requeridas ser: 2n = 64

log(2n) = log(64)

n log2 = log64

n = (log64)/(log2)

n = (1.80618)/(.30103)

n=6

Requerimos de 6 lneas de entrada al decodificador del ROM. Una configuracin posible para el ROM requerido sera la siguiente:

La letra A est representada a la salida del ROM como ejemplo del funcionamiento del mismo.

PROBLEMA: Un ROM usado en conjuncin con el cdigo ASCII para almacenar 64 caracteres representados cada uno de ellos por una matriz de 5 por 7 puntos invariablemente posee 35 terminales de salida junto con 6 terminales de entrada. Cmo se puede simplificar el elemento?

Para lograr una reduccin del nmero de lneas requeridas, modificamos el ROM del problema anterior aadiendo compuertas a la salida de informacin de cada columna para as tener la siguiente configuracin (cada una de las compuertas est mostrada de color amarillo, y en cada una de ellas es necesario poner un "1" en cada terminal C para permitir el flujo de la informacin a travs de la compuerta):

El circuito anterior frecuentemente se simplifica de la siguiente manera:

En este caso, se escogi la salida producida cuando la letra B ha sido seleccionada. El indicador alfanumrico luminoso presentar el siguiente aspecto (los puntos LED no activados

correspondientes a la letra B estn distinguidos con color amarillo plido) cuando la columna 3 de la matriz est siendo activada (los puntos LED correspondientes a la columna activada estn distinguidos con color rojo):

Antes que nada, se puede observar que un ROM que posea originalmente 35 terminales de salida posee nicamente 7 a cambio de aadir 5 terminales de entrada (las correspondientes a los selectores de columnas Ci). Este es un ahorro substancial de alambrado! De la misma manera, el indicador luminoso que requera 35 terminales de entrada requiere ahora nicamente de 12. Para representar un caracter ASCII bajo esta tcnica (despus de que ha sido seleccionado en la seccin de domicilios del ROM) se va activando cada una de las terminales Ci sucesivamente tanto en el ROM como en el indicador, con la suficiente rapidez para que bajo el fenmeno conocido como la persistencia visual (que ha hecho posible la televisin y la cinematografa) el indicador d la impresin de estar representando un caracter fijo e inmvil, aunque no sea as. Este mtodo mediante el cual se pueden reducir considerablemente las lneas requeridas para la interconexin de los elementos de un sistema recibe el nombre de multiplex y puede reducir considerablemente la complejidad de los circuitos, segn se puede apreciar en este problema.

Es importante agregar que, an con la tcnica del multiplex, el consumo de energa requerido por los indicadores luminosos LED eventualmente los hizo imprcticos para aplicaciones porttiles de bolsillo tales como los relojes de mano (los primeror relojes de mano digitales que aparecieron en el mercado fueron hechos a base de diodos emisores de luz LED, pero estos no daban una indicacin continua de la hora todo el tiempo, haba que oprimir un botn para que apareciera la lectura en la cartula). Esta es la razn por la cual en muchas aplicaciones porttiles los diodos emisores de luz fueron reemplazados por otra tecnologa que requiere un consumo mucho menor de energa por estar basada no en la emisin de luz proveniente de un semiconductor sino en la reflexin y absorcin de la luz en base a cartulas de cristal lquido (liquid crystal display LCD):

en las cuales la transparencia o la opacidad del punto seleccionado depender de la aplicacin de un voltaje (un "1"):

y las cuales pueden proporcionar un nivel de detalles bastante aceptable para muchas aplicaciones porttiles, como en la siguiente muestra tomada de la cartula de una cmara digital:

De cualquier modo, y es importante sealarlo, an las cartulas de cristal lquido utilizan en forma intensiva la tcnica del multiplex.

PROBLEMA: Se desea almacenar el nmero pi ( = 3.141592654) en forma permanente dentro de una calculadora electrnica usando el sistema BCD. Describir las caractersticas del ROM utilizado. Ignorar el punto decimal.

Designando al dgito en el extremo izquierdo del nmero pi () como el primero, la Tabla de Verdad indicando el nmero BCD requerido para cada dgito ser como sigue:

Puesto que para representar cada dgito en el sistema BCD se requieren 4 terminales de salida, para leer los diez dgitos se requerirn 40 terminales de salida en el ROM, lo cual representa una cantidad intolerable de alambrado. Usando la tcnica del multiplex (MUX) estudiada en un captulo previo, podemos simplificar el ROM haciendo que la activacin de un dgito en particular nos d a la salida del ROM el nmero BCD correspondiente a dicho dgito, como se muestra a continuacin:

De este modo, al activar la terminal correspondiente al primer dgito, en las cuatro terminales de salida se tendr el nmero BCD 0011 correspondiente al dgito 5, con lo cual la salida , equivalente al nmero decimal 3, el primer dgito del nmero . Al activar la terminal correspondiente al segundo dgito, en las cuatro terminales de salida se tendr el nmero BCD 0001, equivalente al nmero decimal 1, el segundo dgito del nmero . Es obvio que para sacar el nmero del ROM habr que activar cada terminal dgito en una secuencia ordenada y continua. En el diagrama se muestra activada la quinta terminal del ROM con lo cual la salida toma la condicin 0101, equivalente al nmero decimal 5, el quinto dgito del nmero .

El nmero e (= 2.718281828) tambin se puede almacenar en una calculadora electrnica en forma permanente usando la tcnica arriba descrita. Y de hecho, as es como se almacenan los nmeros y e en una calculadora electrnica de bolsillo, usando una memoria ROM. Por esto las calculadoras de bolsillo nunca olvidan estos dos nmeros clebres.

PROBLEMA: Ocasionalmente, es deseable tener a la mano un ROM cuyo contenido pueda ser programado para alguna aplicacin especial en un proyecto particular. Esto se logra diseando un ROM con fusibles internos, habiendo tantos fusibles como bits usados. Teniendo esto en mente, disear un ROM programable de dos entradas y tres salidas.

Puesto que la unidad tiene dos entradas, las combinaciones posibles de unos y ceros son cuatro,

las cuales son procesadas por un decodificador tomando cada combinacin y activando a la vez una sola lnea a la salida del mismo. El circuito presentar el siguiente aspecto:

Este tipo de ROM programable es conocido comnmente como la PROM (Programmable Read Only Memory). Para programar un PROM, cada fusible se tiene que hacer estallar individualmente, con un tiempo mnimo de enfriamiento entre cada estallamiento ya que se genera cierta cantidad de calor dentro del circuito.

PROBLEMA: Cules sern las palabras binarias de salida producidas por la siguiente memoria PROM que ya ha sido programada y que por lo tanto se puede considerar convertida ya a una memoria ROM?

Es importante recordar que slo una de las lneas A0, A1 y A2 puede estar activada a la vez. Empezamos por ver que en el primer rengln ninguno de los fusibles-diodos ha sido quemado, de modo que cuando la lnea A0 est poniendo un 1 en el primer rengln ese 1 pasa directamente a las tres columnas D2, D1 y D0 que la cruzan. Entonces la salida serD2D1D0=111 para A0=1. En el segundo rengln, el fusible-diodo intermedio ha sido "quemado" y ya no est presente para pasar a la columna D1 un 1 puesto en el rengln A1. Entonces la salida ser D2D1D0=101 para A1=1. Por ltimo, en el tercer rengln, el fusible-diodo alineado con la columna D0 ha sido "quemado" y ya no est presente para pasar a la columna D0 un 1 puesto en el rengln A2. Entonces la salida ser D2D1D0=110 paraA2=1.

PROBLEMA: Cules sern las salidas S1 y S2 producidas por la siguiente memoria en funcin de las entradas a, b, c y d? De qu tipo de memoria se trata?

En el primer rengln correspondiente a la entrada a, el tercer diodo-fusible de izquierda a derecha ha sido vaporizado (del mismo modo que en el segundo rengln correspondiente a la entrada b el segundo diodo-fusible ha sido quemado; y que en el tercer rengln correspondi ente a la entrada c tanto el primer fusible como el cuarto fusible han sido quemados; y que en el cuarto rengln correspondiente a la entrada d todos los diodos-fusibles excepto el cuarto han sido quemados); y por este motivo la lnea a no podr poner nada en la tercera columna cuando la entrada a tenga el valor de 1 (del mismo modo que la lnea b no podr poner nada en la segunda columna; y que la lnea c no podr poner nada ni en la primera columna ni en la cuarta columna; y que la lnea d no podr poner nada ms que en la cuarta columna). Fijndonos bien en la accin elctrica de los componentes, podemos ver que para que haya una salida de 1 en S1 es necesario que tanto a como btengan ambas una entrada de 1 (esta es una operacin AND), o bien que tanto b como ctengan una entrada de 1 (esta es otra operacin AND). Cualquiera de estas dos posibilidades, ya sea ab o bc, ponen un 1 en la salida S1, lo cual equivale a una combinacin OR de ambas operaciones. El anlisis para la salida S2 es similar.

Las dos salidas Boleanas del circuito sern por lo tanto:

S1 = ab + bc

S2 = ac + abd

No resulta difcil ver que esta memoria consta de dos matrices, la primera es la matriz superior que est atravesada por las lneas (renglones) a, b, c y d, mientras que la segunda matriz es la matriz inferior que est atravesada por las lneas (renglones) S1 y S2. Y ya vimos que tanto en la matriz superior como en la matriz inferior se quemaron varios fusibles, lo cual significa que tanto las entradas como las salidas son programables. Entonces la memoria es un PLA.

PROBLEMA: Qu es una lnea de retardo?

Considrese la siguiente configuracin:

Aparentemente, la combinacin arriba mostrada no lleva a cabo ninguna funcin til, ya que la informacin que es invertida por el primer inversor vuelve a ser invertida por el segundo inversor obtenindose as a la salida la informacin original a la entrada sin cambio alguno.

Sin embargo, un momento de reflexin nos indica que tenemos a la mano una variable que no habamos considerado hasta ahora. Sabemos de antemano que al introducir informacin binaria a la entrada de un inversor, es fsicamente imposible que aparezca instantneamente la respuesta a la salida del mismo. En efecto, antes de llegar al lmite impuesto por la velocidad de la luz, entran en juego otros parmetros fsicos relacionados con las cuestiones elctricas (tales como la inductancia y la capacitancia) que ponen un lmite a la velocidad de respuesta del inversor. Esto es, hay un retardo de tiempo introducido por el inversor. Dependiendo de la familia lgica utilizada (vase el Suplemento # 1: Las familias lgicas), cada circuito integrado tendr un retardo en la propagacin de la seal desde su entrada hasta su salida conocido en las especificaciones tcnicas

como retardo de propagacin(propagation delay). A manera de ejemplo, para un inversor NOT disponible en un circuito integrado TTL 7404, el retardo de propagacin en promedio es de 10 nanosegundos, y para un inversor NOT disponible en un circuito integrado CMOS 4049 el retardo de propagacin en promedio es de 25 nanosegundos. Hasta ahora se haba considerado este retardo de tiempo como despreciable. Sin embargo, al conectar dos inversores en serie, este retardo de tiempo se vuelve el doble del retardo original.

Configuraciones como la anterior que no llevan a cabo ningn procesamiento de informacin pero que introducen un retardo de tiempo T a la informacin a su entrada se conocen comnmente como lnea de retardo y se pueden representar de la siguiente manera:

La doble banda indica el lado en el cual se introduce la informacin en la lnea de retardo. El retardo de tiempo T se indica dentro de la lnea de retardo (100 microsegundos, 10 nanosegundos, etc.).

Bsicamente, el funcionamiento es sencillo. Si se introduce un 1 a la entrada de la lnea de retardo, despus de un tiempo T aparecer un 1 a la salida de la misma. Y si se introduce un 0 en la lnea de retardo, despus de un tiempo T aparecer un 0 a la salida de la misma.

Adems de los retardos inherentes en los circuitos integrados utilizados para construr sistemas digitales, existen varias formas de obtener retardos de tiempo en la propagacin de una seal introduciendo un mnimo de distorsin en la misma, tales como el uso de bobinas como la que se muestra a continuacin capaz de producir un retardo de 390 nanosegundos:

Y a continuacin tenemos la lnea de retardo ADL CS344 que puede producir un retardo constante de 64 microsegundos:

Es muy importante aclarar antes de continuar adelante que las lneas de retardo tienen poco uso en la construccin de sistemas digitales de uso comn, excepto para aplicaciones muy especializadas. La lnea de retardo es til en el estudio conceptual de los multivibradores que se pueden construr utilizando circuitos lgicos, y un retardo puede ser producido de modo mucho ms econmico utilizando una resistencia R y un condensador C cuya constante de tiempo RC en combinacin con un temporizador (timer) como el 555(vase el Suplemento # 8: El temporizador 555) puede ser utilizada para construr multivibradores de todo tipo.

Normalmente, los retardos de tiempo son un efecto sumamente desagradable que los ingenieros de

diseo tratan de reducir al mnimo con el fin de tratar de obtener la mxima velocidad posible de un sistema digital (el mejor ejemplo que se puede citar son las computadoras personales de escritorio, cuyas velocidades de procesamiento estn limitadas precisamente por estos retardos de tiempo). Sin embargo, para construr los multivibradores que sern tratados en los siguientes problemas, la introduccin de retardos de tiempo se vuelve prcticamente una necesidad.

PROBLEMA: Disear un multivibrador mono-estable utilizando un flip-flop R-S y una lnea de retardo.

El diseo deseado se muestra a continuacin:

Para analizar este diseo, suponemos que el flip-flop R-S est inicialmente en la condicinR=0, S=0 y Q=0.

Al aplicar un pulso (o un 1) de corta duracin en la terminal gatillo (trigger), el flip-flop R-S entra en el estado Q=1 en donde permanece despus de desaparecer el pulso. Al tomar la terminal de "Salida" el valor Q=1, se coloca al mismo tiempo un 1 a la entrada de la lnea de retardo. Transcurrido un tiempo T, este 1 aparece a la salida de la lnea de retardo, lo cual a su vez hace que R=1. Puesto que el pulso en la terminal "gatillo" fue de corta duracin, al tomar R el valor de 1 encontramos que S ya tiene el valor 0. Con la condicin R=1 yS=0, el flip-flop R-S regresa automticamente al estado Q=0. Este estado Q=0 pone un 0 en la lnea de retardo que despus de un tiempo T vuelve a dejar al flip-flop R-S en su estado original R=0, S=0 y Q=0.

Un diagrama de tiempos ilustrando la accin sera como el siguiente:

Ntese que el ancho de pulso de la seal gatillo siempre debe ser menor que el ancho de la seal de salida para evitar poner al flip-flop en el estado no-definido R=1 y S=1.

El multivibrador monoestable tambin es conocido como el "multivibrador de un disparo" ( oneshot).

PROBLEMA: A continuacin se muestran las caractersticas de un elemento conocido como el "medio-monoestable":

Segn se puede observar, la caracterstica fundamental del medio-monoestable es que el ancho de pulso a la salida tiene una duracin menor que el ancho de pulso a la entrada. Tomando en cuenta lo anterior, disear un medio-monoestable.

Un diseo posible es el siguiente:

Supongamos que la terminal gatillo est inicialmente en la condicin 0. La salida de la lnea de retardo ser tambin 0 al estar siendo alimentada con el 0 del gatillo, lo cual producir un 1 a la salida del inversor. Las entradas del AND sern por lo tanto 1 y 0.

Al aplicar un 1 a la terminal gatillo, las dos entradas al AND sern 1 y la salida de la configuracin tomar el valor de 1.

Transcurrido un tiempo T, el 1 a la entrada de la lnea de retardo aparecer a la salida del mismo, produciendo a su vez un 0 a la salida del inversor. Las entradas al AND sern entonces 0 y 1, con lo cual la salida del AND tomar el valor d e 0.

Ntese que para obtener otro pulso de duracin T a la salida del medio-monoestable, es necesario regresar la terminal gatillo a la condicin "0", para as poder estar en condiciones de volver a disparar el medio-monoestable.

PROBLEMA: Analizar el comportamiento del siguiente circuito:

Suponemos que la salida es inicialmente Q=0. Esto a su vez implica que S=0 y R=1, considerando que las entradas al flip-flop R-S son complementarias debido a la accin del inversor. Tenemos entonces que Q=1, lo cual pone un 1 a la entrada de la lnea de retardo.

Transcurrido un tiempo T, el 1 a la entrada de la lnea de retardo aparece a la salida del mismo, lo cual produce las condiciones S=1 y R=0. Esto ocasiona que el flip-flop R-S cambie al estado Q=1.

Al tomar el flip-flop R-S el estado Q=1, entonces Q=0, lo cual pone un 0 a la entrada de la lnea de retardo. Transcurrido un tiempo T, el 0 a la entrada de la lnea de retardo aparece a la salida del mismo, lo cual produce las condiciones S=0 y R=1. Esto ocasiona que el flip-flop R-S regrese al estado Q=0.

Este proceso se repite indefinidamente.

Notamos, por lo tanto, que el circuito tiene dos estados inestables, Q=0 y Q=1.

Este circuito es bsicamente un multivibrador astable de salida simtrica. La caracterstica ms interesante de esta configuracin que la distingue de todas las dems estudiadas en esta obra es que no tiene entradas. Solo tiene una salida. En efecto, este es un bloqueautosuficiente que puede generar por s solo un tren de pulsos para su uso subsecuente en circuitos lgicos. La salida del mismo tendr el siguiente aspecto en un diagrama de tiempos:

Podemos ver que el perodo de la onda cuadrada ser 2T y que la frecuencia de la misma ser f.=.1/2T.

PROBLEMA: Supngase que a la entrada de la siguiente configuracin se introduce un pulso con

una duracin de tiempo t=T/2. Obtener los diagramas de tiempo de las salidas A, B y C con respecto al pulso de entrada.

Los diagramas pedidos se muestran a continuacin:

Al introducir un pulso de duracin t en la terminal de entrada, ste aparece en la terminal A despus de transcurrido un tiempo T marcado por la lnea de retardo. A la vez, este pulso es introducido en la segunda lnea de retardo. Transcurrido otro tiempo T aparecer en la terminal B. Despus de haber transcurrido otro tiempo T, el pulso aparecer finalmente en la terminal C.

Esta configuracin en la cual se produce una sucesin de pulsos en terminales consecutivas, ocurriendo nicamente un pulso a la vez, es conocida como Contador de Anillo y desempea un papel importante en el diseo de computadoras digitales.

Obsrvese que si inmediatamente despus de haber introducido el pulso a la entrada de la configuracin se conecta la terminal C a la terminal de entrada, esta puede trabajar por s sola produciendo pulsos por tiempo indefinido. Tenemos entonces lo que se llama un Oscilador de Anillo.

Aunque el diseo de un Contador de Anillo basado en el uso de lneas de retardo tericamente puede funcionar, en la prctica esto se considerara como un diseo psimo, ya que no hay forma de ejercitar algn tipo de control sobre el deterioro que vaya teniendo el pulso como tampoco hay forma de garantizar un control preciso de los tiempos predichos tericamente. Un Contador de Anillo mucho ms confiable y seguro sera aqul cuyo diseo est basado en bloques lgicos secuenciales bajo la accin directa de la seal de un pulso de reloj maestro, tales como los que sern tratados precisamente en el siguiente captulo.

PROBLEMA: Cules son los problemas potenciales que puede ocasionar en un circuito lgico construdo con una variedad de funciones lgicas la presencia de un retardo de tiempo inherente en la respuesta de cada una de las funciones lgicas empleadas?

Considrese el siguiente circuito:

Si este circuito fuera un circuito ideal, sin retardos de tiempo en ninguno de los componentes, entonces su comportamiento sera sencillo: con una entrada de 0 la salida del mismo debe ser 0, y al ponerle una entrada de 1 su salida debe seguir siendo 0. Tericamente, este circuito no debe producir salida alguna cualesquiera que sea el valor a su entrada. Sin embargo, la situacin

cambia cuando consideramos el retardo de propagacin introducido por el bloque NOT, denominado en el diagrama como t1. La seal a la salida del NOT no cae instantneamente de 1 a 0 cuando la entrada A toma el valor de 1. Esto ocasiona que por un lapso breve de tiempo la salida del AND no ser 0 sino 1, manifestado como un pulso. El bloque AND introduce su propio retardo de tiempo t2 en dicho pulso, de modo tal que el pulso aparecer a la salida del mismo un tiempo t1+t2 despus. El problema es que dicho pulso, no anticipado y no deseado, puede introducir efectos errticos inesperados en lo que de otra manera sera un buen diseo. El problema se origina en el hecho de que por el retardo de tiempo introducido por el NOT, se origina una carrera(race) entre las dos seales A y A que llegan a las dos entradas del AND, lo cual a su vez crea una condicin de riesgo inesperado (hazard) por la presencia del pulso no-deseado.

En el siguiente diagrama en el cual utilizamos un NOR en lugar de un AND tenemos una condicin similar en la cual la duracin del pulso no-deseado es mayor an por el efecto combinado de tres NOTs (actuando como una lnea de retardo) conectados en cascada uno tras el otro, triplicando el retardo de propagacin introducido por cada uno de ellos:

El siguiente circuito muestra una condicin an ms seria:

Primero llevaremos a cabo un anlisis esttico, sin consideracin alguna del factor tiempo.

Supngase primero que este es un circuito lgico ideal sin retardo alguno en la propagacin de la seal a travs de cada NOT. Supngase ahora que la salida del ltimo NOT (en el extremo derecho) es de 0. Esto pone un 0 a la entrada del primer NOT (en el extremo izquierdo), el cual instantneamente es puesto a su salida como un 1, el cual entra al segundo NOT y sale del mismo tambin instantneamente como un 0. Este 0 es invertido por el tercer NOT y sale del mismo como un 1. Pero habamos supuesto que la salida del tercer NOT era 0. Claramente esta es una condicin incompatible.

Entonces qu es lo que sucedera si tratramos de construr este circuito?

En este caso, no tenemos necesidad de preocuparnos por la situacin terica ideal (la cual trasladada al terreno de las matemticas puras y al terreno de la lgica nos conduce a una paradoja), porque al momento de construr este circuito lo tenemos que hacer necesariamente con componentes fsicos reales, los cuales siempre tienen un retardo de tiempo en la propagacin de la seal desde su entrada hasta su salida.

Ahora llevaremos a cabo un anlisis dinmico tomando en cuenta lo que va ocurriendo conforme el tiempo va avanzando.

Supngase que el retardo de propagacin en todos los NOTs tiene una duracin de un tiempo T. Nuevamente, supngase que la seal a la salida del tercer NOT es 0 al inicio de un intervalo de un primer tiempo que llamaremos t1, el cual ser de duracin T. Esta salida de 0 estar tambin puesta en la entrada del primer NOT (suponemos que el tiempo de viaje de la seal a travs del alambre conector del tercer AND al primer AND es despreciable en comparacin con el tiempo de

propagacin de la seal a travs de cada NOT), y despus de un tiempo T (al finalizar el tiempo t1) este 0 aparecer a la salida del primer NOT invertido como 1. Al finalizar el primer tiempo t1, tambin el tercer NOT cambiar su salida a lo que tena puesto a su entrada. Supngase que tena puesto un "1", lo cual a su vez implica que la salida del segundo NOT era 1. Supngase tambin que la entrada del segundo NOT era "1". Esto no posible de concebir para un NOT ideal, sin embargo, no es imposible para el caso de un NOT real porque si el segundo NOT tena un 1 a su salida por haber tenido puesto un 0 previamente a su entrada, entonces al serle puesto un 1 a su entrada su salida no caer de 1 a 0 hasta que no haya transcurrido un tiempo T. As el segundo NOT, por considerar que tiene una entrada de 1 y una salida de 1, se encuentra en una condicin lgicamente anmala. Sobre estas consideraciones, al inicio del tiempo t1 la situacin es la siguiente:

Al finalizar el tiempo t1 y comenzar el tiempo t2, transcurrido un tiempo T, el 0 puesto a la entrada del primer NOT pasa invertido a su salida como un 1. Por otro lado, el 1 puesto a la entrada del segundo NOT pasa invertido a su salida como un 0, con lo cual el segundo NOT deja de estar en una condicin lgicamente anmala. Este 0 a la salida del segundo NOT es puesto de inmediato a la entrada del tercer NOT. Por su parte, el 1 que estaba puesto a la entrada del tercer NOT pasa invertido a su salida como un 0, mantenindose por lo tanto el tercer NOT sin cambio en su condicin lgica. Pero esto pone ahora al tercer NOT en una condicin lgicamente anmala, al tener un"0" en su entrada y un "0" en su salida:

Al finalizar el tiempo t2 y comenzar el tiempo t3, transcurrido un tiempo T, el 0 puesto a la entrada del primer NOT pasa invertido a su salida como un 1. Por otro lado, el 1 puesto a la entrada del segundo NOT pasa invertido a su salida como un 0, mantenindose por lo tanto el segundo NOT sin cambio en su condicin lgica. Por su parte, el 0 que estaba puesto a la entrada del tercer NOT pasa invertido a su salida como un 1, con lo cual el segundo NOT deja de estar en una condicin lgicamente anmala. Pero el 1 que est ahora a la salida del tercer NOT es puesto de inmediato a la entrada del primer NOT, el cual tiene con esto un 1 tanto en su entrada como en su salida. Esto pone ahora al primer NOT en una condicin lgicamente anmala :

Al finalizar el tiempo t3 y comenzar el tiempo t4, transcurrido un tiempo T, el 1 puesto a la entrada del primer NOT pasa invertido a su salida como un 0. Por otro lado, el 0 puesto a la entrada del tercer NOT pasa invertido a su salida como un 1, mantenindose por lo tanto el tercer NOT sin cambio alguno en su condicin lgica. Este 1 a la salida del tercer NOT est puesto en la entrada del primer NOT, con lo cual el primer NOT deja de estar en una condicin lgicamente anmala al tener una entrada de "1" y una salida de "0". Pero el 1 que estaba puesto a la entrada del segundo NOT pasa ahora a su salida como 0. Al tener una salida de 0 y al tener como entrada el 0 que le est poniendo el primer NOT, el segundo NOT entra ahora en una condicin lgicamente anmala:

Si repetimos el anlisis considerando que por los retardos de propagacin siempre podemos tener temporalmente alguno de los NOTs con un 1 en la entrada y un 1 en la salida, o bien con un 0 en la entrada y un 0 en la salida, una condicin lgicamente anmala que est siendo transferida de un NOT a otro sin parar, llegaremos a la conclusin de que el circuitoest oscilando:

Y esta es una oscilacin errtica que est completamente fuera de nuestro control por estar oscilando el sistema en los linderos de condiciones lgicamente incompatibles. Si queremos ejercer algn tipo de control sobre las oscilaciones que se estn produciendo, utilizaramos un AND como medio de control:

Aqu cuando la entrada en la terminal gatillo del AND es 0, la salida ser siempre 0 independientemente del valor lgico que tenga la otra terminal a su entrada. Esto pone un 0 a la entrada del primer AND, el cual despus de un tiempo T pasa invertido como un 1 a su salida, y el cuala su vez despus de otro tiempo T pasa invertido como un 0 a la salida del segundo NOT que a su vez despus de otro tiempo T pasa invertido como un 1 a la salida del tercer NOT, que queda detenido all por la accin del AND. La configuracin se convierte en una configuracin estable. Pero al poner un 1 en la terminal gatillo del AND el 1 producido con esto a la salida del AND es puesto de inmediato a la entrada del primer NOT, el cual con el 1 que tena ya a su salida y con el 1 que le est siendo puesto a su entrada entra en una condicin lgicamente anmala, inicindose as la inestabilidad del sistema.

Curiosamente, si en lugar de haber utilizado tres NOTs conectados en serie retroalimentando la salida del ltimo hacia la entrada del primero, hubiramos utilizado nicamente dos NOTs, entonces no habramos tenido oscilacin alguna, porque un circuito de este tipo puede poseer dos estados estables que son los siguientes:

Y precisamente por poseer dos estados estables, ninguno de los cuales conduce a una condicin lgicamente anmala, este circuito es un circuito biestable(desafortunadamente, su utilidad est limitada por el hecho de carecer de entrada alguna, el estado estable que tome al encender la mquina ser totalmente impredecible). Y si conectamos cuatro NOTs en serie, tambin tendremos dos estados estables. En general, si conectamos un nmero par de NOTs en serie retroalimentando la salida del ltimo hacia la entrada del primero, siempre tendremos un circuito con dos estados estables. Y si conectamos un nmero impar de NOTs retroalimentando la salida del ltimo hacia la entrada del primero, tendremos un circuito que estallar en oscilaciones fuera de nuestro control.

El circuito oscilatorio construdo a base de tres NOTs es demasiado obvio como para no despertar sospechas dentro de un diseo. En circuitos lgicos sencillos como los que se acaban de mostrar, con un poco de prctica es posible descubrir la posibilidad de que se pueda producir alguna carrera que ocasione un pulso o una serie incontrolable de pulsos no-deseados. Pero en la prctica un sistema digital puede estar formado con cientos o quiz miles de componentes lgicos, lo cual vuelve extremadamente difcil el tratar de descubrir tales condiciones de riesgo inesperado por mera inspeccin visual del circuito. Inclusive el circuito sencillo que acabamos de ver podra aparecer disfrazado en una configuracin en la cual en lugar el segundo NOT y el tercer NOT son reemplazados con bloques NOR alimentando a su vez otros componentes lgicos. Si la entrada en las dems terminales de entrada de los NORs se vuelve 0 entonces el esquema se reduce a lo que tenemos arriba, y el sistema estallar en oscilaciones incontrolables no previstas por el diseista, con un problema sumamente difcil de diagnosticar.

Estas condiciones de riesgo pueden ser minimizadas o eliminadas por completo cuando el comportamiento del sistema est bajo el control de algn reloj maestro, alguna seal de reloj (clock) que proporcione un lapso de tiempo suficiente entre una transicin de seales binarias distintas para permitir que las cosas se estabilicen, esperando a que estos pulsos que a fin de cuentas son temporales hayan desaparecido. Esta es una de las razones para evolucionar el diseo de los circuitos lgicos hacia una lgica cronometrizada en la cual el flip-flop J-K que ser estudiado en un captulo posterior desempear un papel importante. En la prctica, se pueden descubrir este tipo de problemas potenciales en un circuito lgico reproduciendo el circuito en un simulador, un programa de computadora en el que no slo se aplique a la entrada del circuito todas las combinaciones posibles de unos y ceros sino que tambin se introduzca un retardo de tiempo (tomado directamente de las especificaciones tcnicas de los componentes utilizados) en cada componente. Los diagramas de tiempo simulados de las salidas lgicas de los circuitos indicarn de inmediato la presencia de estos pulsos que normalmente podran ser difciles de predecir y detectar.

PROBLEMA: Cuando un flip-flop R-S es "ajustado" (con la terminal "Set" S) o "reajustado" (con la terminal "Reset" R) el cambio se propaga a las salidas Q y Q del flip-flop dilatado nicamente por los retardos de propagacin de los bloques NOR o NAND con los que fue contrudo. El problema anterior sugiere la necesidad de ejercer algn control sobre estos cambios para evitar la posibilidad de que en un diseo complicado por efecto de alguna retroalimentacin el sistema pueda estallar en oscilaciones inesperadas o ciclar en cambios no anticipados. Para garantizar que el flip-flop R-S (o los flip-flops R-S) cambien su estado en sincrona con otras partes del circuito en donde estn siendo utilizados, un buen diseo no les permite cambiar de estado a menos de que hayan recibido una autorizacin de una seal de "reloj". Bajo esta filosofa, a las terminales R y S no se les permite cambiar la salida Q del flip-flop a menos de que una seal aplicada en una terminal C o CLK llamada "reloj" (clock) tenga un valor "alto" (un valor de "1"). Disear un flip-flop R-S que pueda satisfacer estos requerimientos.

Controlar de algn modo lo que entra o lo que sale de cualquier componente o circuito lgico requiere a su nivel ms bsico el uso de compuertas que bajo el control de una seal lgica de " 0" "1" detengan o permitan el paso de la informacin. Esto lo podemos lograr con compuertas formadas con bloques AND, y sera el paso obvio para mejorar el diseo bsico de un flip-flop R-S. Si tomamos como punto de partida un flip-flop construdo con bloques NAND, podemos agregar

una compuerta utilizando tambin bloques NAND (en vez de usar bloques AND), lo cual tiene la ventaja de que podemos utilizar un bloque que es natural en la microelectrnica de los circuitos integrados. El diseo mejorado ser como el que se muestra a continuacin:

La forma en la cual trabaja este circuito se puede describir mejor con un diagrama de tiempos como el siguiente:

La explicacin de este diagrama de tiempos es la siguiente:

Empezamos suponiendo que ambas entradas S y R al flip-flop estn en 0, y que la salida del

mismo tambin es Q=0. Al subir la entrada S de 0 a 1, normalmente el flip-flop debera entrar en el estado Q=1; pero no lo hace porque no ha recibido autorizacin de la seal de reloj C (el smbolo C viene precisamente de la palabra inglesa clock) para ello. Mantenindose las entradas en S=1 y R=0, al subir la entrada en la terminal C de 0 a 1 el flip-flop cambia de inmediato su estado de Q=0 a Q=1, porque ya recibi autorizacin para un cambio de estado. Esto es resaltado por la primera lnea roja vertical en el diagrama (a la izquierda). Tras esto y antes del arribo del tercer pulso en la terminal C la entrada S cae a 0, reteniendo el flip-flop R-S su valor de Q=1. Al llegar el tercer pulso no ocurre nada porque el flip-flop, en su accin natural, mantiene su estado Q=1. Despus de esto, al subir la entrada R de 0 a 1, normalmente el flip-flop debera reajustarse al estado Q=0; pero no lo hace porque no ha recibido autorizacin de la seal de reloj C para ello. Mantenindose las entradas en S=0 y R=1, al subir la entrada en la terminal C de 0 a 1 el flip-flop cambia de inmediato su estado de Q=1 a Q=0, porque ya recibi autorizacin para un cambio de estado. Esto es resaltado por la segunda lnea roja vertical en el diagrama. Despus, y antes de que llegue el quinto pulso de reloj, las entradas son cambiadas a S=1 yR=0, pero el flip-flop mantiene su estado sin cambiar porque el "0" en la terminal C se lo impide. Slo al inicio del quinto pulso de reloj (resaltado por la tercera lnea roja vertical en el diagrama) ocurre la autorizacin, cambiando la salida de inmediato a Q=1. Tras esto, los valores lgicos en las terminales S y R son cambiados primero a S=1 y R=1 y luego a S=0 yR=1, pero no sucede nada porque an no llega el sexto pulso de reloj. Pero con estos ltimos valores, al llegar el sexto pulso de reloj la salida cae de Q=1 a Q=0, resaltado por la cuarta lnea roja vertical en el diagrama. Despus viene la cada de 1 a 0 en la terminal R, sin efecto alguno en la salida. Y por ltimo, al llegar el sptimo pulso de reloj, dentro del intervalo que dura el pulso en su condicin de 1 ocurren dos picos que tienen efectos inmediatos en la salida Q del flip-flop, resaltados por la quinta y la sexta lneas rojas verticales en el diagrama.

Aunque este flip-flop R-S con la terminal de entrada C mostrada representa una mejora sobre el diseo original, el problema con este diseo es precisamente la ltima condicin en la cual pese a que la salida Q del flip-flop NO puede cambiar de estado mientras la terminal C no haya dado su autorizacin para ello, la salida del flip-flop s puede cambiar de estadovarias veces mientras la terminal C permanezca activada, lo cual requiere algn tipo de correctivo por la va del rediseo.

Se acostumbra simbolizar este tipo de flip-flop encerrndolo dentro de una caja negra como la siguiente:

Podemos interactuar con un flip-flop de este tipo mediante el flip-flop R-S interactivo disponible en la siguiente pgina:

http://www.play-hookey.com/digital/clocked_rs_latch.html

PROBLEMA: Como se vi en el problema anterior, an con una terminal de "control" C aadida al flip-flop R-S para, queda el problema de que mientras dicha terminal de entrada est activada la salida Q del flip-flop estar sujeta a cualquier cambio en el intervalo de tiempo que la entrada C permanezca en un estado que permita cambios en las terminales S y R del flip-flop. En pocas palabras, en vez de cambiar una sola vez cuando la terminal de control d su autorizacin para ello, el flip-flop puede cambiar de estado varias veces. Se puede mejorar un diseo de este tipo?

Existe una mejora adicional que se puede implementar al diseo, la cual consiste en permitir cambios en el flip-flop R-S no simplemente cuando la seal de reloj C est alta en 1 (o baja, en 0, segn sea el caso) sino nicamente cuando la seal en la terminal de control Cest transitando de 0 a 1 de 1 a 0 segn sea el caso, nicamente durante un instante del ciclo de reloj cuando est ocurriendo la transicin entre los niveles lgicos de la seal C. Ciertamente, el trnsito de 0 a 1 o viceversa en la terminal C representa un intervalo de tiempo mucho ms corto que la permanencia por un cierto tiempo de dicha terminal en 1 en 0. Esto se llama activacin en el flanco (edge triggering). El smbolo y un diagrama de tiempos para un flip-flop R-S que trabaje de este modo ser el siguiente (obsrvese que en el smbolo que de otro modo sera idntico al anterior hemos puesto en la terminal C una cua que representa una transicin de nivel, dando a entender que los cambios autorizados solo podrn ocurrir en el instante en que se d una transicin):

En este caso hemos supuesto que los cambios autorizados ocurrirn durante una transicinnegativa en la terminal C, cuando va de 1 a 0. Podemos modificar este comportamiento haciendo que los cambios autorizados ocurran durante una transicin positiva en la terminal C , cuando va de 0 a "1", con el simple remedio de poner un inversor NOT en la terminal C. Obsrvese en el diagrama de tiempos que los cambios en la salida Q del flip-flop ocurren nicamente cuando la seal en la terminal C cae de 1 a 0, una cada tan rpida que no permite que la salida pueda cambiar varias veces cuando se est llevando a cabo la transicin.

Adems del flip-flop R-S, existen otros elementos de memoria cuyos cambios de estados tambin son controlados con una entrada de reloj C y los cuales tambin poseen como salidas dos terminales complementarias Q y Q. Y en ellos tambin es posible encontrar las variantes tanto de activacin permisible en cualquier momento al estar en un nivel de 1 o de 0 dependiendo del diseo de activacin permisible nicamente cuando ocurre una transicin de un nivel al otro; la nica diferencia en los smbolos convencionales utilizados para distinguirlos es la pequea cua puesta dentro de la caja cuya ausencia denota que el elemento es activable en cualquier tiempo al estar en cierto nivel:

y cuya presencia indica que el elemento de memoria es activable nicamente cuando ocurre una transicin de nivels:

Podemos interactuar con un diseo mejorado del flip-flop R-S que implementa la activacin en el flanco con el circuito interactivo ofrecido en la siguiente pgina:

http://www.play-hookey.com/digital/rs_nand_flip-flop.html

El circuito mostrado en la pgina citada en realidad es una configuracin mejor conocida como la configuracin maestro-esclavo (master-slave). Pero esto ya nos lleva a un tema mejor cubierto en el siguiente captulo en el que se introduce un flip-flop ms potente y ms verstil que el flip-flop RS: el flip-flop J-K