UNIVERSIDAD PRIVADA ANTENOR ORREGO FACULTAD DE INGENIERIA ESCUELA PROFESIONAL DE INGENIERIA ELECTRONICA

Consideraciones de sincronizacin de los Flip-Flops, contadores y registros

PROFESOR: Ing. Ramos Rojas, Ovidio INTEGRANTES: Rodrguez Dvila, Erick Jess. Esquivel Garca, Steven Kahn, Antonio

CURSO:

Circuitos Digitales

CICLO:

TRUJILLO- PERU 2013

Condiciones de Sincronizacin de Flip- Flops

Tiempo de establecimiento o tiempo de setup (tsu): es el tiempo mnimo anterior al flanco activo de la seal de reloj durante el cual las entradas (J y K ,D o T) no deben cambiar para garantizar que la salida tendr el valor correspondiente al valor de la entrada en el momento en que se produce dicho flanco activo. Tiempo de mantenimiento o tiempo de Hold (th): es el tiempo mnimo que deben permanecer las entradas (J y K, D o T) despus del flanco activo de la seal de reljo para garantizar la validez del dato de salida. En la figura 6.28 se puede ver una representacin grafica de dichos tiempos para el caso de un flio Flop D. Frecuencia mxima de reloj (fmax): es la frecuencia mxima admisible de la seal de reloj para garantizar el correcto funcionamiento del flip-flop. Adems los fabricantes suelen especificar la mnima anchura de pulso (tw) para el reloj, preset y clear. Normalmente, para el reloj se especifica tanta la mnima anchura del pulso a nivel bajo como la mnima a nivel alto. Flip Flop Frecuencia

1 2 3 4 Fmax

200 MHz 250 MHz 300 MHz 350 MHz 200 MHz mnima

Ejemplo:

Tiempos altos y bajos de los pulsos de reloj:

Duracin del tiempo alto de reloj. Es el tiempo mnimo que debe durar la parte alta del impulso de reloj. Duracin del tiempo bajo de reloj. Es el tiempo mnimo que debe durar la parte baja del impulso de reloj.

Ancho del pulso asncrono activo:

Tiempo bajo de PRESET Y CLEAR. Es el tiempo mnimo que debe activarse las entradas asncronas para garantizar su funcionamiento.

Tiempo de recuperacin (trec): es el tiempo minimo que se debe dejar transcurrir desde que las entradas asncronas dejan de ser activas hasta que se produzca un flanco activo de la seal de reloj. Finalmente, tambin se proporcionan diversos tiempos de retraso de propagacin denominados tPHL y tPLH. Tiempo de retardo de propagacin (tp): se define tPHL como el tiempo que transcurre desde que una entrada actua hasta que se produce el cambio en la salida cuando esta pasa de nivel alto a nivel bajo. Se distinguen tphl entre la seal de reloj y la salida y tPHL entre las entrradas asncronas y la salida. De forma similar se define t PHL como el tiempo que transcurrre desde que una entrada actua hasta que se el cambio en la salida cuando esta pasa de nivel bajo a nivel alto. Tambien en este caso se distinguen tPHL entre la seal de reloj y la salida y tPLH entre las entradas asncronas y la salida. tPLH y tPHL entan en un rando de 0.5ns -100ns. tPHL es fiferen de tPHL En la figura se han representado, grficamente, el resto de los parmetros mencionados.

Algunas comparaciones entre los TTL y CMOS

Problemas potenciales de sincronizacin

CONTADORES
CONTADOR DIGITAL: Es todo circuito o dispositivo que genera una serie de combinaciones a sus salidas por una seal de reloj externa. Clasificaciones: Segn el comportamiento con la seal de reloj: Contadores Asncronos. Contadores Sncronos. Segn el formato de salida del conteo: Binario. BCD. Arbitrario. Segn sentido de conteo: Conteo ascendente o progresivo. Conteo descendente o regresivo.

Contador Asncrono: Formado en principio por flip flops y lgica combinatoria adicional. Se llama as ya que la seal externa de reloj en general se conecta a la entrada de un solo flip flop y se propaga luego internamente. La ventaja es su sencillez. Su desventaja es su limitada velocidad de respuesta que depende fuertemente de la cantidad de bits que maneje.

Contador asincrnico binario progresivo

Dado que la seal de reloj de cada FF se obtiene de la salida del FF anterior existe una cadena de retardos en las respuestas. El primer FF es que reacciona mas rpido al cambio del CLK y as sucesivamente por lo que el ltimo FF es el que define la velocidad de respuesta del contador. A mayor nmero de bits, mayor retardo. Los peores casos son para los conteos en donde cambia el FF mas significativo (el ltimo). Existen los denominados cdigos invlidos que son valores en las salidas que estn todava en transicin. Por ejemplo en el pasaje de conteo de 3 a 4 y de 7 a 8, Q2 cambia y se generan las respuestas ms lentas (3 retardos de FF).

Contador asincrnico binario progresivo

Velocidad de respuesta: Haciendo la suposicin que todos los FFs tienen el mismo tiempo de retardo tpd(CLK _ Q) podemos expresar la mxima frecuencia de operacin como:

donde: N es el nmero de bits del contador Tiempo de skew (skew time): Est definido como la diferencia entre el tiempo de retardo mas lento y el ms rpido. Para este caso en un contador de N bits de Q0 a Q(n-1) tendremos que:

Contador Sncrono: Formado en principio por flip flops y lgica combinatoria adicional. Se llama as ya que la seal externa de reloj en general se conecta a las entradas de reloj de todos los flip flops simultneamente. La ventaja es su mayor velocidad de respuestas respecto al asncrono. Su relativa desventaja es su mayor complejidad Circuital y consumo de energa.

REGISTROS
Un registro es un grupo de celdas de almacenamiento binario adecuadas para mantener informacin binaria. UN grupo de flip-flops constituye un registro, ya que cada flip-flop es una celda binaria capaz de almacenar un bit de informacin. Un registro de n-bit tiene un grupo de n flip-flops y es capaz de almacenar cualquier informacin binaria que contenga n bits. Adems de los flip-flops, un registro puede tener compuertas combinacionales que realicen ciertas tareas de procesamiento de datos. En su definicin ms amplia, un registro consta de un grupo de flip flops y compuertas que efectan su transicin. Los flip flops mantienen informacin binaria y las compuertas controlan cuando y como se transfiere informacin nueva al registro. Un contador es un registro que pasa a travs de una secuencia determinada de estados bajo la aplicacin de pulsos de entrada. As compuertas en un contador estn conectadas de tal forma que producen una secuencia prescrita de estados binarios en el registro. Aunque los contadores son un tipo esencial de registro, es costumbre diferenciarlos dndoles un nombre especial.

Registro de desplazamiento:
Es todo circuito que transforma un dato en formato serie a formato paralelo viceversa donde todas las operaciones son sincronizadas por una seal de reloj externa.

Clasificaciones:
Segn formato de entradas-salidas: Entrada Serie-Salida Paralelo (Serial In Parallel Out). Entrada Paralelo-Salida Serie (Parallel In Serial Out). Universal (Composicin de los dos anteriores). Entrada Serie-Salida Serie (usado como lnea de retardo)

Existen dentro de lo expuesto diferentes tipos de entradas auxiliares tales como cargas (asincrnicas, sincrnicas ambas), reset asincrnico sincrnico, habilitacin de reloj, etc. Lo mismo con las salidas: hay registros de desplazamiento (RD)

REGISTRO SERIE-PARALELO Es aqul que convierte un string (cadena) de datos binarios en formato serie a un formato paralelo donde dichos datos se encuentran sincronizados con una seal de reloj externa. Un uso popular es dentro de la parte de recepcin de un modem de comunicaciones donde la seal recibida es un tren de bits los cuales deben ser pasados a un formato paralelo a fin de poder ser procesados convenientemente por un microprocesador, el cual slo trabaja con seales binarias en dicho formato paralelo. Est basado en una cadena de Flip-Flops tipo D. Si el RD es de N bits, el string de bits se hace entrar por el primero FF y luego de N ciclos de reloj se tiene en las N salidas de los FFs el dato ya convertido a paralelo. registros de desplazamiento (RD)

INTEGRADO CON ENTRADA SERIE Y SALID PARALELO 74HC164

Su diagrama de tiempos:

Se observa que los datos de entrada serie de la entrada A se desplazan al interior y a travs del registro despus de que la entrada B pasa a nivel ALTO.

REGISTRO DE DESPLZAMIENTO PARALELO-SERIE:

En un registro con entradas de datos paralelo, los bits se introducen simultneamente en sus respectivas etapas a travs de lneas paralelo, en lugar de bit a bit a travs una nica lnea como ocurre con las entradas de datos serie. Es aqul que convierte un dato en formato paralelo en un string (cadena) de datos binarios en formato serie, donde dichos datos se encuentran sincronizados con una seal de reloj externa. Un uso popular es dentro de la parte de transmisin de un modem de comunicaciones donde la seal recibida proviene de un microprocesador, el cual slo trabaja con seales binarias en formato paralelo. Dicha informacin es convertida por el RD en un tren de bits. Un RD de N bits est basado generalmente en una cadena de N Flip-Flops tipo D para la conversin de datos y un latch de N bits para la carga del dato binario al comienzo de cada sesin de transmisin. Respecto a la carga de datos en paralelo, el RD puede ser del tipo carga asincrnica carga sincrnica.

El cirucito integrado paralelo-serie 74hc165:

El 74HC165 es un ejemplo de registro de desplazamiento en formato de circuito integrado que trabaja con entrada paralelo y salida serie (tambin puede funcionar con entrada y salida serie). La Figura muestra el diagrama lgico interno de este dispositivo y en la parte (b) se presenta su smbolo lgico. La entrada SHIFT/-LOAD a nivel BAJO activa todas las puertas NAND para realizar la carga paralelo. Cuando un bit de datos de entrada es un 1, el flip-flop pasa al estado SET de forma asncrona debido al nivel BAJO en la salida de la puerta superior. Cuando un bit de datos de entrada es un 0, el flip-flop pasa al estado RESET de forma asncrona debido al nivel BAJO en la salida de la puerta inferior. Adems, los datos se pueden introducir en serie a travs de la entrada SER. El reloj se puede inhibir en cualquier instante aplicando un nivel ALTO a la entrada CLK INH. Las salidas de datos serie del registro son Q7 y su complemento . Esta implementacin es distinta de la que se ha visto anteriormente, el mtodo sncrono de carga paralelo, lo que demuestra que existen varias formas de realizar la misma funcin.

DIAGRAMA DE TIEMPOS:

REGRISTROS DE DESPLAZAMIENTO BIDIRECCIONALES:

Un registro de desplazamiento bidireccional es aqul en el que los datos se pueden desplazar a izquierda o a derecha. Se puede implementar utilizando puertas lgicas que permitan la transferencia de un bit de datos de una etapa a la siguiente de la izquierda o de la derecha, dependiendo del nivel de una lnea de control.

El integrado de registro de desplzamiento 74HC194:

La carga paralelo, que se sincroniza con una transicin positiva de la seal de reloj, se consigue aplicando los cuatro bits de datos en las entradas paralelo y un nivel ALTO en las entradas S0 y S1. El desplazamiento a la derecha se consigue de forma sncrona con el flanco positivo del impulso de reloj cuando S0 est a nivel ALTO y S1 a nivel BAJO. En este modo, los datos serie se introducen por la entrada serie de desplazamiento a la derecha (SR SER). Cuando S0 est a nivel BAJO y S1 a nivel ALTO, los bits de datos se desplazan hacia la izquierda sincronizados con la seal de reloj, introduciendo nuevos datos por la entrada serie de desplazamiento a la izquierda (SL SER). La entrada SR SER entra en la etapa Q0 y SL SER entra en la etapa Q3.

BIBLIOGRAFA: Sistemas Digitales. R. Tocci, N. Widmer, G. Moss. Ed. Prentice Hall. Diseo Digital. M. Morris Mano. Ed. Prentice Hall. 3ra edicin. Fundamentos de sistemas digitales- Thomas Floyd, 9Edicin