Sistema Combinacional

Entradas

Salidas

Circuitos combinacionales
Clasificacin
SSI: 1 a 12 puertas MSI: 13 a 99 puertas LSI: 100 transistores/mm2 VLSI: 1000 transistores/mm2 Existen funciones que se repiten de forma habitual: estos se conocen como CIRCUITOS SSI y MSI

Bloques MSI combinacionales

Codificadores (CODEC) Decodificadores (DECO) Multiplexadores (MUX) Demultiplexadores (DEMUX) Convertidores de cdigo Aritmtica en binario

Sistema secuencial
Entradas Salidas

Memoria

Sistema combinacional
Entradas
. . M . . . . N . .

Salidas

Entradas M bits N bits

Salidas

Codificadores (Encoders)
n Convierten un cdigo de 2 bits a uno de

n-bits. Utilizados para compactar informacin generando un cdigo de salida a partir de la informacin de entrada.
Codificacin de un teclado Codificador con prioridad Codificador Decimal-BCD Codificador Octal-Binario

Problema: cuando ms de una entrada est activada

Conversor Decimal-BCD
Digito

A3 A2 A1 A0 0 0 0 0 0 0 0 0 1 0 1 0
0
1 2 3 4 5 6 7 8 9

0 1 2

Decimal-BCD

3
4 5 6 7

0
0 0 0 0

0
1 1 1 1

1
0 0 1 1

1
0 1 0 1

A0

A1
A2 A3

8
9

1
1

0
0

0
0

0
1

Conversor Decimal-BCD
1

A0 (LSB)

2 3 4 5 6 7 8

A1

A2

A3 (MSB)
9

Decodificadores

Un decodificador es un circuito combinacional que convierte informacin binaria de n lneas de entrada a un mximo de m = 2n lneas nicas de salida (decodificadores de n - a - m). Aplicacin: Conversores de cdigo, implementacin de funciones lgicas

Decodificadores binarios
a0 a1 E Q0
E 1 0 0 0 0

a1
X 0 0 1 1

a0
X 0 1 0 1

Q0

Q1

Q2

Q3

0 1 0 0
0

0 0 1 0
0

0 0 0 1
0

0 0 0 0 1

Q1
Q2 Q3

Decodificador MSI 74154

Decodificador 74154

Lgica modular con decodificadores

Problema:
Implementar, con dos decodificadores 74154 un decodificador de 5 a 32 bits

74154
A0 A1 A0 A1 A2 A3
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 0 1 2 3 4 5 6 7 8 9 10 11 12

74154
A0 A1
Q0 Q1 Q2 Q3 Q4 Q5 Q6 16 17 18

A2
A3

A2
A3

19
20 21 22 23 24 25 26 27 28 29 30 31

Q7
Q8 Q9 Q10 Q11 Q12

Q12

A4

E1 E0

Q13 Q14 Q15

13
14 15

A4

E1 E0

Q13 Q14 Q15

Decodificador BCD-7 Segmentos

BCD-7 Segmentos

a f b

a
a0
a1 a2

c
d e f g

g
c d

a3

Decodificador BCD-7 Segmentos

a3 a2 a1 a0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 a 1 0 1 1 0 b 1 1 1 1 1 c 1 1 0 1 1 d 1 0 1 1 0 e 1 0 1 0 0 f 1 0 0 0 1 g 0 0 1 1 1

a f b

g
c d

0 1 0 1
0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1

1
1 1 1 1

0
0 1 1 1

1
1 1 1 1

1
1 0 1 1

0
1 0 1 0

1
1 0 1 1

1
1 0 1 1

DISPLAYS de siete segmentos

nodo Comn
a b c d e f g

Ctodo Comn
Un convertidor de cdigo BCD/ 7 segmentos con salidas activas a nivel bajo (7447) se conecta a un display de nodo comn.
a f g e d b c

El 7448 con salidas activadas en alto debe conectarse a un display de ctodo comn.

Convertidores de Cdigo

Combinacin BCD

BCD a siete segmentos

Combinacin siete segmentos

(***Explicar***)

ATENCION A LOS NIVELES ACTIVOS DE LA SALIDA.

Convertidores de Cdigo

f g

f g

Anodo Comn

Ctodo Comn

7448

....

La seleccin de cada display puede realizarse con un decodificador Cul tiene que ser la corriente que circule por cada diodo ? VALOR MEDIO 10 mA

DATO

BCD/7 Sg

BCD/7 Sg

BCD/7 Sg

BCD/7 Sg

E0 DECO E1

mo m1 m3 m4

CONTROL

Se debe realizar un barrido completo (con sus tiempos muertos) a una frecuencia superior a 50 Hz, para que no se advierta

Multiplexores
2N

canales de entrada, un canal de salida, N bits de control

0 1 MUX

2
. . . . . 2N 1 2 3....N

Salida

Multiplexor de 4 entradas de 1 bit

S0 S1
I0 I1 I2 I3

Salida

Multiplexor 74157 74158

Implementacin de funciones

Salida=Si ( Ii mi EN )
Mintrmino de control Entrada i

Por tanto se puede implementar cualquier funcin lgica F=Si (fi mi)

Ejemplo de implementacin
A B C
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
0 MUX 0 1 2 3 4 5 6 7 S2 S1 S0

F 0 1 0 0 0 1 1 1

1 0 0 0 1 1 1

Salida

f(a,b,c)= ab+ac+bc

1 1 0 1 1 1

a b c

A B C
0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

D
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

F 0 0 0 0 1 1 1 1 0 0 1 0 0 0 1 0

Implementacin funciones de 4 variables

MUX

0 1 2 3 4 5 6 7 S2 S1 S 0

Salida

A B C
0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

D
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

F 0 0 0 0 1 1 1 1 0 0 1 0 0 0 1 0

F 0 0 1 1 0 D 0 D
0 MUX 0

0
1 1

1
2 3

0
D 1

4
5 6

Salida

7
S2 S1 S0

A B C

A B C
0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

D
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

F 0 0 0 0 1 1 1 1 0 0 1 0 0 0 1 0

Ejercicio
Implementar la funcin F a partir de un multiplexor de 4 bits y de la lgica necesaria

Demultiplexores

Un canal de entrada, 2N canales de salida, N bits de control

DEMUX 0 1

Entrada

. . . . . 2N

3....N

Demultiplexor de 1 lnea a 4 lneas

S0 S1
I0

D0 D1 D2

Idntico que el decodificador de 2 a 4

D3

Demultiplexor utilizando el 74154

74154
S0 S1 S2 S3 A0 A1 A2 A3
Q0 Q1 D0 D1 D2

Q2
Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 Q12

D3
D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15

Entrada 0

E1

Q13 Q14

E0

Q15

Demultiplexor utilizando el 74154

74154
S0 S1 S2 S3
A0 A1 A2 A3
Q0 Q1 D0 D1 D2

74154
S0 S1 S2 S3
A0 A1 A2 A3
Q0 Q1 D16 D17 D18

Q2
Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11

Q2
Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11

D3
D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15

D19
D20 D21 D22 D23 D24 D25 D26 D27 D28 D29 D30 D31

Entrada
S4

Q12

E1

Q13 Q14

Entrada

Q12

E1

Q13 Q14

E0

Q15

E0

Q15

Generador/Comprobador de paridad
A0
A1 A0 A1 X es 1 si el nmero de unos es impar

A
0
0 1 1

B
0
1 0 1

A B
0
1
X es 1 si el nmero 1de unos es impar

A2
A3

Generador/Comprobador de paridad 74280

74280
A B C D E F G H I S Par S Impar

Nmero de entradas en nivel ALTO

Salidas
S Par S Impar

0, 2, 4, 6, 8 1, 3, 5, 7, 9

1 0

0 1

D0
D1 D2 D3 D4 D5 D6 D7

Transmisin datos
MUX

0
1 2

3
4 5

Salida

6
7 S2 S1 S0

S2..0 0 Salida D0

D1 D2 D3

D4 D5 D6 D7 D0

D1 D2 D3

D4 D5 D6 D7

D0
D1 D2 D3 D4 D5 D6

Transmisin datos
MUX

0
1 2

D0 D1 D2

74280
A B C

3
4 5

D3

D
E F G

S Par
S Impar

Salida

D4 D5 D6 0 0

6
7

H
I

Bit de paridad par

S2 S1 S0

S2 S1 S0

DEMUX

REGISTRO

74280

0
1 2

Comprobador paridad Par

S Impar

Entrada

4 5

6
7 S2 S1 S0

1 si Impar

1 1 1

Error

Sumadores bsicos
S=AB

Semisumador A B Cout S
0 0 0 0

Cout

0
1

1
0

0
0

1
1

B
S A S Cout

Ejercicio: Implementa un sumador completo a

partir de dos semisumadores y una puerta OR

Sumador completo Cin A B Cout S

0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 0 0 1

Cin

S=AB C

Cout A B S A S Cout

B
Cin

Sumador de 4 bits (propag. acarreo)

A0 B0 C-1 S A B Cin S

S0

A1 B1

S A B Cin C t
out

S1

t
S

Cout

4t
S S2 A3 A B Cin

A2

S S C t S3 Cout

A B Cin C t
out

B2

B3

out

Acarreo de grupo hacia adelante

A3..0 +B3..0=S3..0
C0=A0B0+(A0+B0)C-1 Ai Si Bi C0=G0 + P0C-1 Ci=Gi+PiCi-1 Ci-1 Pi= Ai+Bi Gi= AiBi C1=G1+P1C0= G1+P1G0+ P1P0C -1 C2=G2+P2C1= G2+P2G1+ P2P1G0+ P2P1P0C -1 C3=G3+P3G2+P3P2G1+ P3P2P1G0+ P3P2P1P0C-1
S

A0 B0 C-1

A
B

S
CP

S0 P0 G0

A1 B1 C0

A
B

S
CP

S1 P1 G1

A2 B2 C1

A
B

S
CP

S2 P2 G2

A3 B3 C2

A
B

S
CP

S3 P3 G3

Cin CG

Cin CG

Cin CG

Cin CG

3t
CPG
P0 , G0

CPG
P1 , G1 P0 , G0

t 2t 3t
Cin

CPG

CPG

P2 , G2 P1 , G1 P0 , G0

P3 , G3 P2 , G2 P1 , G1 P0 , G0

Cin

C0

Cin

C1

tC

Cin

C3

Cout

Sumadores

Sumador de propagacin del

Ms pequeos Rizo del acarreo Tiempo de propagacin Nt

0111 acarreo 1 0110 (t ) 0100 ( 2t ) 0000 (3t ) 1000 ( 4t )

Sumador de acarreo de grupo hacia adelante

0111 Salidas sincronizadas 1 Tiempo de propagacin fijo 3t 1000 (3t ) Ocupan ms rea (en proporcin a N)

Sumador MSI de 4 bits (Ej. 74x83A 74x283)

4b S
A3..0 B3..0 Cin S3..0 Cout 4b

4b

Ejercicio: Implementar un sumador de

16 bits a partir de sumadores de 4 bits

Unidades lgico-aritmticas MSI

S2
0 0 0 0 1 1 1 1

ALU de 4bits 74x382 S1 S0 Funcin

0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
F=0000 F=B menos A menos 1 ms Cin F=A menos B menos 1 ms Cin

OVR=1 Para desbordamiento con nmeros con signo S0 S1 S2 CIN A0 B0 A1 B1 A2 B2 A3 B3

F=A ms B ms Cin
F=AB F=A+B

OVR COUT F0
F1 F2 F3

F=AB
F=1111

Implementar un sumador de 8 bits

Sumador de 8 bits
1 1 0 0 S0 S1 S2 CIN A0 B0 A1 B1 A2 B2 A3 B3

A0 B0 A1 B1 A2 B2 A3 B3

OVR COUT F0 F1 F2 F3

1 1 0
S0 S1 S2 S3 A4 B4 A5 B5 A6 B6 A7 B7

S0 S1 S2 CIN A0 B0 A1 B1 A2 B2 A3 B3

OVR COUT F0 F1 F2 F3

OVR Cout S4 S5 S6 S7

Qu cambios introduciras para hacer un restador?

Comparadores
A
B

Comparador bsico 1 si son distintos 0 si son iguales

A0
B0 A=B? Comparador de dos bits

A1
B1

Comparador de magnitud MSI

A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3 74x85

A>B A=B A<B

TODA LA INFORMACIN EN EL DATASHEETDEL FABRICANTE

Comparador 74x85
CONFIGURACIN DE PINES DEL INTEGRADO: RELACIN CON ENTRADAS Y SALIDAS

DESCRIPCIN DE FUNCIONAMIENTO: TEXTOS EN INGLS

Comparador 74x85
SMBOLO ESQUEMTICO: CLSICO Y ESTNDAR IEEE

Comparador 74x85

Comparador 74x85

Comparador 74x85

Configuracin en paralelo para comparar dos nmeros de 24 bits

Comparacin en serie
(LSB) A0 A1 A2 A3 0 1 0 B0 B1 B2 B3
A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3 74x85 A4 A5 A6 A7 A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3 74x85

A>B A=B A<B

B4 B5 B6 B7 (MSB)

A>B A=B A<B

A>B A=B A<B

Comparacin en serie
(LSB) 0 0 1 1 0 1 0 0 0 1 1
A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3 74x85 0 1 1 1 0 1 0 1 0 0 0 (MSB) A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3 74x85

A>B A=B A<B

A>B A=B A<B

0 0 1

Comparacin en serie
(LSB) 0 0 1 1 0 1 0 0 0 1 1
A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3 74x85 1 0 0 0 0 1 0 1 0 0 0 (MSB) A0 A1 A2 A3 A>B A=B A<B B0 B1 B2 B3 74x85

A>B A=B A<B

A>B A=B A<B

0 1 0