Ejercicio N1

Se dispone de un microprocesador de 64Kb de direccionamiento, se desea implementar: 1 CI de memoria RAM de 8 Kb. 1 CI de memoria RAM de 8 Kb. 1 CI de memoria ROM de 16 Kb. Partiendo desde la posicin 0000h. Realizar los mapas de Memoria Reducido y Ampliado con el circuito de decodificacin RAM 8Kb RAM 8Kb ROM 16Kb Mapa Reducido FFFFh Espacio Libre ROM RAM 2

8000h 3FFFh 2000h

7FFFh 4000h 1FFFh 0000h

RAM 1

Mapa ampliado A15 A14 A13 A12 A11 A10 A9 A8 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A7 0 1 0 1 0 1 0 1 A6 A5 A4 A3 A2 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 A1 0 1 0 1 0 1 0 1 A0 DIRECCION 0 0000h 1 1FFFh 0 2000h 1 3FFFh 0 4000h 1 7FFFh 0 8000h 1 FFFFh

Circuito de Decodificacin

Ejercicio N 2
Se necesita un bloque de memoria SRAM de 4Kx8, pero nicamente se dispone de dispositivos de 1Kx4. Realice la ampliacin requerida de la manera ms eficiente e indique el tiempo que se tarda en escribir la totalidad de las posiciones de la memoria ampliada.1K x 4 -------> 4K x 8

Se utilizaron 8 memorias SRAM IDT10474 [1K x 4].

Ejercicio N 3
Implementar el mapa de memoria de 1) considerando que el sistema: a) No se ha de expandir b) Se ha de expandir Para ambos casos tener en cuenta: direcciones crecientes y direccin inicial 0000h. a) I) II) III) IV) 1x 1x 5x 1x 256 bits x 8 RAM 2Kbits x 8 EPROM 1Kbit x 8 RAM 1Kbit x 8 ROM = = = =
8

2 11 2 10 2 10 2

8 lneas de direccin 11 lneas de direccin 10 lneas de direccin 10 lneas de direccin

I) II) III)

256 1 2K 8 1K 4

0001 0 1000 0 0100 0

0000 0000 0h 0000 0000 0h 0000 0000 0h

0 FFh 0 7FFh 0 3FF h 400 7FFh 800 BFFh C00 FFFh 1000 13FFh 0 3FFh

5 x 1K

IV)

1K 4

0100 0

0000 0000 0h

b) 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 1 1 1 1 1 0 0 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0000h 00FFh 0100h 08FFh 0900h 0CFFh 0D00h 10FFh 1100h 14FFh 1500h 18FFh 1900h 1CFFh 1D00h 20FFh 256 Byte RAM 2KByte EPROM

5 x 1KByte RAM

1KByte ROM

Ejercicio N 4
Se dispone del siguiente circuito de decodificacin de cuatro memorias.

Mapa Ampliado del circuito original A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 DIRECCION 0 0 1 1 1 1 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0000h 1 7BFFh 0 8000h 1 EFFFh 0 A000h 1 FFFFh 0 8000h 1 DFFFh 4 3 2 Nro.de Chip 1

7BFF - 0000 7BFF

7BFF = 0111 1011 1111 1111 7BFF = 31760 Bits 7BFF = 30Kb Capacidad del Chip nro.1 = 30Kb

EFFF - 8000 6FFF

6FFF = 0110 1111 1111 1111 6FFF = 28944 Bits 6FFF = 27Kb Capacidad del Chip nro.2 = 27Kb

FFFF - A000 5FFF

5FFF = 0101 1111 1111 1111 5FFF = 24848 Bits 5FFF = 23Kb Capacidad del Chip nro.3 = 23Kb

DFFF - 8000 5FFF Capacidad del Chip nro.4 = 23Kb

Mapa Reducido del circuito original FFFFh

EFFFh DFFFh Chip nro.3

Chip nro.4

Chip nro.2 8000h Espacio Libre 7BFFh Chip nro.1 0000h

A000h

Mapa Reducido del circuito modificado FFFFh

Chip nro.3

9FFFh 8000h Chip nro.4

A000h

Espacio Libre 7BFFh

Chip nro.1 0000h

Mapa Ampliado del circuito modificado A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 DIRECCION 0 0 1 1 1 1 0 1 0 0 0 1 0 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0000h 1 7BFFh 0 8000h 1 9FFFh 0 A000h 1 FFFFh 3 4 Nro.de Chip 1

Ejercicio N5
Cules son los modos de refresco de una memoria dinmica? El refresco se hace accediendo a cada lnea de la matriz, de a una lnea por vez. Cuando la lnea es direccionada, el decodificador de palabras de lnea (wordline) se conecta con los drives de wordline, refrescando todas las celdas de la lnea direccionada. El diseo y la operacin de las DRAM permiten refrescar una sola lnea a la vez. Durante el perodo de refresco no se puede ni leer ni escribir la DRAM. Normalmente existen tres modos de refresco: RAS-only refresh (ROR) CAS before RAS refresh (CBR) Hidden refresh CBR Self-Refresh

RAS-only refresh: requiere un contador de lneas externo para generar la direccin de la prxima lnea a refrescar. Normalmente se utiliza con un controlador de DRAM. El ROR se hace direccionando una lnea y completando el ciclo RAS, esto es, llevamos a RAS de inactivo (alto) a activo (bajo), manteniendo RAS en bajo por un tiempo tRAS, luego conmutamos RAS a alto y lo mantenemos as por tRP, CAS debe permanecer en alto durante el ciclo de ROR.

CAS before RAS: tiene un contador de refresco interno para generar la direccin de la prxima lnea a refrescar. CBR comienza conmutando CAS de alto a bajo mientras RAS est en alto, luego conmutamos RAS a bajo despus de un tiempo tCSR, y lo mantenemos en bajo durante un tiempo tRAS. El pin de escritura (W) debe mantenerse en alto durante la transicin activa de RAS para que la DRAM no entre en el modo de test. Esta forma de usar las seales invertidas en el tiempo activa el contador de refresco interno que genera la direccin de la lnea a refrescar, mientras que la direccin de lnea externa es ignorada. CAS debe mantenerse en bajo durante un tiempo t CHR despus de que el RAS pasa a bajo, luego no importa.

Hidden refresh: es un caso especial de CBR que mantiene el dato vlido en la salida si el CAS permanece en bajo despus de un tiempo tCHR. Con el CAS en bajo, se conmuta RAS a alto despus de t RAS, manteniendol as por tRP, y despus lo ponemos en bajo de nuevo, empezando otro ciclo de RAS y refrescando la prxima lnea generada por el contador de refresco interno. Mientras CAS se mantiene en bajo, el dato en la salida es vlido, resultando en un ciclo de lectura prolongado. Puesto que el dato puede ser ledo mientras la DRAM es refrescada, la operacin refresco queda oculta (hidden) en el ciclo de lectura. Este refresco tambin se puede hacer despus de inicializar un ciclo de escritura, en tanto W se mantenga en alto durante la transicin activa de RAS, para prevenir que entre en modo de test. No se puede hacer otra operacin de escritura aparte de la inicial mientras se est en un ciclo de refresco oculto.

Modo CBR Self-Refresh: Este modo elimina la necesidad de tener un contador externo y se usa cuando la memoria no se va a usar por un tiempo prolongado, ya que tiene un menor consumo. La forma de activar este modo es la misma que para CBR, pero CAS y RAS se mantienen en bajo por un tiempo mayor a tRASS. Despus de este tiempo se activa el timer interno de la DRAM y el contador de refresco interno genera una nueva lnea, la cual es refrescada. Cuando se genera el pulso de refresco, la corriente consumida tiene un pico mximo de 120 mA, pero mientras no hay pulso, el Self-Refresh asegura que la corriente consumida es menor a 200 uA. Para salir del modo Self-Refresh hay que llevar RAS o CAS a un nivel alto.

Ejercicio N 6
Sea una RAM est organizada en palabras de 32 bits y tiene una capacidad total de 16Mbits.Calcular el numero de bits necesarios para su direccionamiento. 16Mbits/32 = 512000bits 2^19 = 524288 > se necesitan 19 bits para su direccionamiento

Ejercicio N 7
Decir el nmero de bits para los registros de direcciones y datos para los siguientes tamaos de memoria. 2kx16 -------------------- 11 bits de direccin 16 bits de datos 64kx8 -------------------- 16 bits de direccin 8 bits de datos 16Mx32 ----------------- 24 bits de direccin 32 bits de datos 96kx12 ------------------ 17 bits de direccin 12 bits de datos

Ejercicio N 8
Se dispone de chips de RAM de 64Kx1. Dibujar el esquema de conexiones para obtener una RAM de 256Kx8. dem para una de 192Kx3. 64Kx1 256Kx8 64x1024=65536bits 256x1024=262444bits

16bits de direcciones 18bits de direcciones

64Kx1 192Kx3 64Kb=64x1024=65536bits 192Kb=192x1024=196608bits

16 bits de direcciones 18 bits de direcciones

Ejercicio N9
Mediante una ROM pasar un cdigo Gray de 5 bits a otro binario puro. Indicar los cdigos que hay que grabar en cada posicin de memoria. . Graficar el circuito, indicando la conexin de cada pata de la memoria. Para pasar de cdigo gray a binario: D4=A4 D3=A4 A3 D2=A4 A3 A2 D1= A4 A3 A2 A1 D0= A4 A3 A2 A1 A0 ROM

Entradas: 5 bits Capacidad: 2^5 = 32 bits Salidas: 4 bits

Tabla de Datos ROM 32x4 Direccin Dato GREY BINARIO A3 A2 A1 A0 D4 D3 D2 D1 D0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 1 1 0 0 0 1 0 0 0 1 1 1 0 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 0 1 1 0 1 0 1 0 0 1 1 1 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 1 1 0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 1 1 0 1 1 1 0 0 1 0 1 0 1 0 1 0 0 1 1 1 1 1 0 1 0 1 0 0 1 1 1 1 1 0 1 0 1 1 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 1 1 0 1 0 0 1 1 0 0 0 0 1 0 1 1 1 0 0 1 0 1 1 1 1 1 0 1 0 0 1 1 0 1 1 0 1 1 0 0 1 0 1 1 1 0 0 0 0 1 1 1 1 1 0 1 0 0 0 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1

Esquema de Conexin

A4 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Ejercicio N 10
Usando una EPROM, desarrollar un circuito y listar los cdigos en hexadecimal que hay que grabar en cada posicin de memoria para que trabaje como un decodificador de BCD a 7 segmentos, con entradas para apagar (BI) y encender (LT) todos los segmentos. BCD A B C D a b c 7 SEGMENTOS d e f g h

A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 0 0 0 1 1 BI LT 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 0 1 1 0 1 1 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 1 0 1 0 0 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1

EPROM

Entradas: 4 bits

Direcciones: 2^4 = 16 bits Salidas: 8 bits

EPROM 16x8

DIRECCION 0 1 2 3 4 5 6 7 8 9 14 15

DATO F C 6 0 D A F 2 6 6 B 6 B E E 0 F E E 6 0 0 F F

Describir los pasos para programar una EPROM. Analizar los diferentes algoritmos propuestos por los fabricantes.

Ejercicio N 11
Describir los pasos prar programar una EPROM. Analizar los diferentes algoritmos propuestos por los fabricantes. INTEL M2716 y AMD AM27C256.Estas memorias se graban mediante impulsos elctricos cuyo nivel de tensin es, en general mayor que el de los normales de operacin del circuito. Utilizan en su realizacin transistores MOS de

puerta flotante. La grabacin consiste en inyectar portadores de carga en dicha compuerta mediante impulsos elctricos. El borrado se realiza mediante rayos ultravioleta y ha de preceder a la grabacin; para ello el circuito se coloca bajo una zona transparente que permite el paso de los estos rayos. Los impulsos de grabacin se deben aplicar en un determinado terminal de Ia memoria. Las memorias EPROM han sido realizadas de varias formas de las que las principales son las siguientes: 1) Memoria EPROM en las que la tensin de grabacin se aplica a travs de un terminal independiente (Vpp). A su vez existen dos versiones de este tipo: 1)a. Memorias en las que el impulso de grabacin se da a travs de uno de los terminales de control de la lectura, en general, el de desinhibicin [Chip enable (CE)]. En este tipo de memoria EPROM, el terminal CE tiene dos misiones diferentes: * Actuar sobre el tercer estado de la salida junto con OE * Inhibir la escritura en la memoria y reducir la potencia consumida por el circuito integrado [Power Down (PWR DWN)]. 1)b. Memorias en las que el impulso de grabacin se da a travs de un terminal dedicado exclusivamente a dicha accin (PGM). Para grabar una informacin en una posicin de la memoria hay que realizar siguientes acciones simultneas: Poner en los terminales la direccin correspondiente a la direccin que se quiere introducir. Colocar en los terminales de salida/grabacin la informacin a grabar. Poner el terminal Vpp en el nivel de grabacin (que segn la memoria vara de 13 a 25 V) (En algunas memorias es necesario adems elevar la tensin de alimentacin por encima del valor que hay que aplicar para leerla). Poner la seal OB en nivel uno. Poner la seal CE en nivel cero. Aplicar un impulso de una cierta duracin al terminal PGM (la duracin del impulso depende del algoritmo de grabacin utilizado)

La lectura se realiza poniendo Vpp a nivel de 5V, OE y CE en nivel cero, y PGM a nivel uno. Memorias EPROM en las que la tensin de grabacin se aplica a travs de uno de uno de los terminales de control (tpicamente el de desinhibicin de salida output enable OE). El fabricante de una memoria EPROM define en general mediante una tabla de funcionamiento los niveles que deben tener los distintos terminales para realizar las diferentes operaciones posibles. La tabla depende del tipo de memoria. En la siguiente tabla se supone: * El nivel cero corresponde a O V. * El nivel uno corresponde a 5 V. * La tensin de alimentacin Vcc adopta un nivel Vprog (superior a 5 V) durante la programacin y la verificacin.

Tabla de funcionamiento de la memoria pasiva reprogramable EPROM Seales de control Modo de operacin Lectura Inhibicin de salida Mnimo consumo (stand by) Programacin Verificacin Inhibicin de programacin Identificacin inteligente Fabricante Dispositivo CE 0 0 1 0 0 1 OE/Vpp 0 1 X Vpp 0 Vpp Ak X X X X X X Variables de direccin Ai X X X X X X Tensin de alimentacin Vcc 5V 5V 5V Vprog Vprog Vprog Terminales salida/programacin Dni-1 D0 Informacin memoria Tercer estado Tercer estado Informacin externa Informacin memoria Tercer estado

0 0

0 0

Vid Vid

0 1

5V 5V

Cdigo del fabricante Cdigo del circuito

El modo de operacin identificacin inteligente proporciona la posibilidad de que el sistema al que est acoplada la memoria pueda identificar su tipo, y el fabricante. Se suele utilizar para definir el modo de operacin, un bit de la direccin (en la tabla es Ak) que se debe colocar a un nivel de tensin superior a los 5 V , Vid (tensin de identificacin). Un segundo bit (en la tabla es Ai), permite distinguir entre el cdigo del fabricante y el cdigo del circuito. Para poder disear un sistema grabador de memorias EPROM es necesario conocer la relacin temporal que debe existir entre las distintas seales de control, que debe ser tambin proporcionada por el fabricante. En la siguiente figura se representan los diagramas temporales de las seales de control de la memoria EPROM (cuyos datos se expusieron en la tabla anterior) correspondientes la lectura (figura a) y a la grabacin (figura b). En la figura (b) se observa que el impulso de grabacin aplicado al terminal CE debe tener una determinada duracin tg, iniciarse en un cierto tiempo de establecimiento te despus de que las variables de direccin y la informacin externa estn estables, y acabar un cierto tiempo de mantenimiento tm antes de que la tensin del terminal OE/Vpp pase al nivel cero. Adems este ltimo se debe producir un cierto tiempo de recuperacin tr antes de que cambie la informacin externa para asegurar una correcta grabacin.

Ejercicio N12
Disear un circuito que transfiera datos de una memoria EPROM 27C64a una RAM 6264. La transferencia se debe iniciar al accionar un pulsador y terminar cuando se transfiri el dato de la ltima posicin de memoria.

Ejercicio N 13
Comparar los tiempos de respuesta de las memorias ROM, PROM Y EEPROM. Analizar diferencia y similitudes de estas. MEMORIA RAM: Son las siglas de random access memory, un tipo de memoria de ordenador a la que se puede acceder aleatoriamente; es decir, se puede acceder a cualquier byte de memoria sin acceder a los bytes precedentes. La memoria RAM es el tipo de memoria ms comn en ordenadores y otros dispositivos como impresoras. Hay dos tipos bsicos de memoria RAM RAM dinmica (DRAM) RAM esttica (SRAM)

Los dos tipos de memoria RAM se diferencian en la tecnologa que utilizan para guardar los datos, la meoria RAM dinmica es la ms comn. La meoria RAM dinmica necesita actualizarse miles de veces por segundo, mientras que la memoria RAM esttica no necesita actualizarse, por lo que es ms rpida, aunque tambin ms cara. Ambos tipos de memoria RAM son voltiles, es decir, que pierden su contenido cuando se apaga el equipo.

Coloquialmente Coloquialmente el trmino RAM se utiliza como sinnimo de memoria principal, la memoria que est disponible para los programas, por ejemplo, un ordenador con 8M de RAM tiene aproximadamente 8 millones de bytes de memoria que los programas puedan utilizar. RAM DS1543 Ciclo de lectura ------------------------------------------------------> Vcc = 5V Tiempo del Ciclo de Lectura (trc): 70 ns (min) 100 ns (min) Tiempo de Acceso de Direccionamiento (taa): 70 ns (max) 100 ns (max) Ciclo de lectura ------------------------------------------------------> Vcc = 3.3V Tiempo del Ciclo de Lectura (trc): 120 ns (min) 150 ns (min) Tiempo de Acceso de Direccionamiento (taa): 120 ns (max) 150 ns (max) Ciclo de escritura ------------------------------------------------------> Vcc = 5V Tiempo del Ciclo de Escritura (twc): 70 ns (min) 100 ns (min) Tiempo de Acceso de Direccionamiento (tas): 0 ns (max) 0 ns (max) Ciclo de escritura ------------------------------------------------------> Vcc = 3.3V Tiempo del Ciclo de Escritura (twc): 120 ns (min) 150 ns (min) Tiempo de Acceso de Direccionamiento (tas): 0 ns (max) 0 ns (max)

PROM: Es una memoria digital donde el valor de cada bit depende del estado de un fusible (o antifusible), que puede ser quemado una sola vez. Por esto la memoria puede ser programada (pueden ser escritos los datos) una sola vez a travs de un dispositivo especial, un programador PROM. Estas memorias son utilizadas para grabar datos permanentes en cantidades menores a las ROMs, o cuando los datos deben cambiar en muchos o todos los casos. PROM 63S440 Condiciones de Operacin -----------------------------------------------------> Vcc = 4.75 V a 5.25 V Tiempo de Acceso de Direccionamiento (taa): 24 ns (typ) 45 ns (max) EPROM (Erasable Programmable Read-Only Memory - ROM programable borrable de slo lectura). Es un tipo de memoria ROM no voltil. Est formada por celdas de FAMOS (Floating Gate AvalancheInjection Metal-Oxide Semiconductor) o transistores de puerta flotante, cada uno de los cuales viene de fbrica sin carga, por lo que son ledos como 0. Se programan mediante un dispositivo electrnico que proporciona voltajes superiores a los normalmente utilizados en los circuitos electrnicos. Las celdas que reciben carga se leen entonces como un 1. Una vez programada, una EPROM se puede borrar solamente mediante exposicin a una fuerte luz ultravioleta. Esto es debido a que los fotones de la luz excitan a los electrones de las celdas provocando que se descarguen. Las EPROMs se reconocen

fcilmente por una ventana transparente en la parte alta del encapsulado, a travs de la cual se puede ver el chip de silicio y que admite la luz ultravioleta durante el borrado. Fueron siendo sustituidas progresivamente por EEPROMs (para fabricacin de pequeas cantidades donde el coste no es lo importante) y por memoria flash (en las de mayor utilizacin). Una EPROM programada retiene sus datos durante diez o veinte aos, y se puede leer un nmero ilimitado de veces. Para evitar el borrado accidental por la luz del sol, la ventana de borrado debe permanecer cubierta.

EEPROM o EPROM: (Electrically-Erasable Programmable Read-Only Memory (ROM programable y borrable elctricamente). Es un tipo de memoria ROM que puede ser programado, borrado y reprogramado elctricamente, a diferencia de la EPROM que ha de borrarse mediante un aparato que emite rayos ultravioletas. Son memorias no voltiles. Las celdas de memoria de una EPROM estn constituidas por un transistor MOS, que tiene una compuerta flotante, su estado normal esta cortado y la salida proporciona un 1 lgico. Aunque una EEPROM puede ser leda un nmero ilimitado de veces, slo puede ser borrada y reprogramada entre 100.000 y un milln de veces. Una gran limitacin de la EEPROM es que sufre de desgaste y con la tecnologa disponible un bit despus de 100,000 escrituras o ms deja de ser confiable. Es una memoria lenta, pero persistente. EEPROM 24C64 Condiciones de Operacin -----------------------------------------------------> Vcc = 4.5 V a 5.5 V Tiempo del Ciclo de Escritura (twr): 5 ms

Memoria Flash: Tipo de memoria no voltil que suele ser usadas en celulares, cmaras digitales, PDAs, reproductores porttiles, discos rgidos (disco rgido hbrido), etc. Pueden borrarse y reescribirse. Son una evolucin de las memorias EEPROM que permiten que mltiples posiciones de memoria sean escritas o borradas en una misma operacin mediante impulsos elctricos. Por esta razn, este tipo de memorias funcionan a velocidades muy superiores cuando los sistemas emplean lectura y escritura al mismo tiempo. Inicialmente almacenaban 8 MB, pero actualmente almacenan ms de 64 GB, con una velocidad de hasta 20 MB/s. Son muy resistentes a golpes, pequeas, livianas y sumamente silenciosas. Permiten un nmero limitado de veces que se escriben/borran, generalmente de 100 mil a un milln de veces. Actualmente se comercializado computadoras que no utilizan discos rgidos para el almacenamiento masivo, sino que slo tienen memorias flash.

Existen distintos formatos para las memorias flash: * CompactFlash (CF) I y II * Memory Stick (MS) * MicroSD * MiniSD * Multi Media Card (MMC) * Secure Digital (SD) * SmartMedia Card (SM/SMC) * xD-Picture Card. FLASH EM39LV040 Tension de Alimentacion -----------------------------------------------------------------> Vdd = 3 V Tiempo de lectura del ciclo (Trc): 45 ns (min) 55 ns (min) Tiempo de Acceso de Direccionamiento (Taa): 45 ns (max) 55 ns (max) Tiempo de Byte-Program (Tbp): 16 microS (max) Tiempo de direccionamiento Setup (Tas): 0 ns (min) Tiempo de direccionamiento de guardado (Tah): 30 ns (min) Borrado de Sector (Tse): 60 ms (min) Borrado de Chip (Tsce): 50 ms (min)

Ejercicio N14
Se dispone de chips de RAM de 256kx8 y de ROM 64kx8, disear una memoria de 786kx16 RAM y 256kx16 ROM. Especificar el esquema de direccionamiento para los siguientes casos:
a) b)

Que las palabras de memoria sucesivas se encuentren en chips de memorias sucesivas. Palabras sucesivas se encuentran dentro del mismo chip.

a)

b)