Documenti di Didattica
Documenti di Professioni
Documenti di Cultura
De Wikipedia, la enciclopedia libre Saltar a navegacin, bsqueda Para otros usos de este trmino, vase PAL (desambiguacin). PAL es la sigla de Phase Alternating Line (en espaol lnea de fase alternada). Es el nombre con el que se designa al sistema de codificacin utilizado en la transmisin de seales de televisin analgica en color en la mayor parte del mundo. Se utiliza en la mayora de los pases africanos, asiticos y europeos, adems de Australia y algunos pases americanos.
NTSC
SECAM
sistemas de TV en el mundo. Otros sistemas en uso son el NTSC, utilizado en casi toda Amrica, Japn y el Sureste Asitico, y el SECAM, utilizado en Francia, en algunos pases del Este de Europa y frica. El sistema PAL deriva del NTSC, incorporando algunas mejoras tcnicas.
Contenido
1 Detalles tcnicos 2 Resumen del sistema de televisin PAL B/G o 2.1 Obtencin de la seal de luminancia o 2.2 Obtencin de las seales de crominancia 3 Descripcin de la parte inactiva de la lnea en el sistema PAL o 3.1 Prtico anterior o 3.2 Sincronismo horizontal o sincronismo de lnea o 3.3 Borde de ataque o 3.4 Prtico posterior o 3.5 Burst o 3.6 Ecualizacin o 3.7 Burst Flag 4 Formatos del sistema PAL 5 PAL digital 6 Comparacin de resoluciones entre PAL y NTSC
7 Distribucin geogrfica de los formatos PAL o 7.1 Pases y territorios que emplean PAL B/G o PAL D/K 7.1.1 En Europa 7.1.2 En Asia 7.1.3 En frica 7.1.4 En Oceana o 7.2 Pases y territorios que emplean PAL-I o 7.3 Pases y territorios que emplean PAL-M o 7.4 Pases y territorios que emplean PAL-NC o PAL-N o 7.5 Pases y territorios que emplean NTSC 8 Referencia 9 Enlace externo
por pantalla. Los dispositivos que eran capaces de producir este retardo eran relativamente caros en la poca en la que se introdujo el sistema PAL, pero en la actualidad se fabrican receptores a muy bajo coste. Esta solucin reduce la resolucin vertical de color en comparacin con NTSC, pero como la retina humana es mucho menos sensible a la informacin de color que a la de luminancia o brillo, este efecto no es muy visible. Los televisores NTSC incorporan un corrector de matiz de color (en ingls, tint control) para realizar esta correccin manualmente. El sistema PAL es ms consistente que el formato NTSC. Este ltimo puede ser tcnicamente superior en aquellos casos en los que la seal es transmitida sin variaciones de fase (por tanto, sin los defectos de tono de color anteriormente descritos). Pero para eso deberan darse unas condiciones de transmisin ideales (sin obstculos como montes, estructuras metlicas...) entre el emisor y el receptor. En cualquier caso en el que haya rebotes de seal, el sistema PAL se ha demostrado netamente superior al NTSC (del que, en realidad, es una mejora tcnica). Esa fue una razn por la cual la mayora de los pases europeos eligieron el sistema PAL, ya que la orografa europea es mucho ms compleja que la norteamericana (todo el medio oeste es prcticamente llano). Otro motivo es que en los EE.UU. son habituales las emisiones de carcter local y en Europa lo son las estaciones nacionales, cuyas emisoras suelen tener un rea de cobertura ms extensa. En el nico aspecto en el que el NTSC es superior al PAL es en evitar la sensacin de parpadeo que se puede apreciar en la zona de visin perifrica cuando se mira la TV en una pantalla grande (ms de 21 pulgadas), porque la velocidad de refresco es superior (30Hz en NTSC frente a 25Hz en PAL). De todas formas este es un argumento relativamente nuevo ya que en los aos 50 el tamao medio de la pantalla de un receptor de televisin era de unas 15 pulgadas, siendo adems que esta frecuencia de refresco de imagen se adopt en su origen condicionada por la frecuencia de la corriente alterna en los pases europeos, que es 50Hz frente a los 60Hz de los EE.UU.
Relacin de aspecto: 4:3 Nmero de lneas: 625 Lneas activas (resolucin vertical efectiva): 576 Columnas activas: 720 Borrado vertical: 25 H + 12 microsegundos Frecuencia de cuadro: 25 Hz (40 ms) Frecuencia de campo: 50 Hz (20 ms, de los cuales 18,4 ms activos) Frecuencia horizontal o de lneas: 15,625 Hz Frecuencia de pulsos igualacin: 31,250 Hz Frecuencia de la subportadora de crominancia: 4,4336 MHz (Modulada en amplitud y fase) Frecuencia de la seal P (PAL): 7,8 kHz (1/2 de la frecuencia de lneas) Periodo de lnea (H): 64 s Periodo activo de lnea: 52 s Duracin del prtico anterior: 1,5 +/- 0,3 s Duracin del prtico posterior: 5,8 +/- 0,2 s Duracin del sincronismo horizontal: 4,7 +/- 0,2 s Duracin del borrado horizontal: 12 +/- 0,3 s
Duracin del burst: 2,25 +/- 0,2 s = 10 +/- 1 ciclos Duracin breezeaway: 0,9 s (Respecto al flanco posterior) Duracin del pulso vertical 27,3 s (hay 5 pulsos) Duracin del sincronismo vertical: 160 s (Los cinco pulsos) Duracin del pulso igualador: 2,35 s (hay 5 Pulsos) Duracin del prtico anterior vertical: 160 s (contiene 5 pulsos pre-EQ) Duracin prtico posterior vertical: 1,280 s (5 pulsos + 17,5 H) Duracin del pulso de borrado vertical: 1,612 s Comienzo del burst respecto a 0H: 5,6 +/- 0 1 s
Las medidas estn hechas al 50% de amplitud de los pulsos (Ref tiempos)
Tiempo de subida y bajada de los pulsos (Del 10 al 90%): 0,2 +/- 0,1 s Tiempo de subida y bajada del vdeo activo (del 10 al 90%): 0,3 +/-0,2 s Iluminante D (X=0,313 / Y=0,329) Valor de gamma: 2,8 (precorreccin)
Pulso negativo con una amplitud del 30% del margen dinmico de la seal, tiene una duracin de 4,7 microsegundos.
[editar] Burst
Duracin 2,27 microsegundos (10 +/- 1 ciclos). Est situado en el prtico posterior, y proporciona una referencia de fase (tono) y amplitud (saturacin) constantes para que el receptor demodule correctamente informacin de color que se modula en la lnea. En los VTR se usa para establecer que se graba o reproduce en color, y activa la circuitera asociada a estos procesos. Cualquier ruido de alta frecuencia que se ubique en el lugar del burst pude dar lugar a que se active la circuitera de color con la consiguiente distorsin en la imagen. Ya que el burst debiera tener una fase y amplitud constantes, y es una componente de alta frecuencia de la seal de video, que se repite en todas las lneas, se usa durante la reproduccin para determinar si la seal demodulada est correctamente ecualizada.
[editar] Ecualizacin
Es el proceso de cambio de la curva de respuesta de un amplificador para lograr una respuesta plana cuando el factor de amplificacin varia con la frecuencia. As se compensa la no linealidad en la reproduccin de las cabezas y los materiales de las cintas. En los VTR modernos es automtico (se muestrea el Burst) Cualquier variacin en la frecuencia o fase del burst durante la demodulacin es seal de que el reproductor tiene problemas de base de tiempos que requieren correccin. El Burst se compara con una referencia estable y el resultado se usa para corregir estos errores. (Si se graba en B/N se usa para esto el borde de ataque del sincronismo horizontal)
Comnmente en algunos pases de Latinoamrica, fabricantes de equipos de vdeo presentan receptores trinorma que pueden ser usados en cualquier pas del continente americano, donde NTSC-M, PAL-M y PAL-N son las normas usadas. En Europa, los receptores de televisin PAL ms recientes pueden mostrar seales de todos estos sistemas, salvo en algunos casos PAL-M y PAL-N. La mayora tambin puede recibir seales SECAM del Este de Europa y de Oriente Medio, excepto, normalmente, de Francia, salvo en equipos de fabricantes franceses. Muchos pueden incluso mostrar seales en norma NTSC-M en banda base introducidas solamente por sus entradas de vdeo para seales procedentes de un reproductor de vdeo o consola de videojuegos. Cuando el vdeo se transmite en banda base, la mayor parte de las diferencias entre las variantes de PAL no son ya significativas, salvo por la resolucin vertical y la tasa de refresco de cuadro. En este contexto, el referirse al sistema PAL implica hacerlo a sistemas de 625 lneas horizontales a 25 cuadros por segundo, entrelazados, con el color codificado segn cada una de las variantes existentes.
[editar] Referencia
El estndar que define el sistema PAL fue publicado por la Unin Internacional de Telecomunicaciones en 1998 y se titula "Recomendacin ITU-R BT.470-6, Sistemas de Televisin Convencionales."
Codificador de audio segun el estandar NICAM 728 Ms informacin sobre estndares de TV. (En ingls)
Principios y Aplicaciones de los Dispositivos Lgicos Programables como las PALs y las GALs. Una matriz programable es una red de conductores distribuidos en filas y columnas con un fusible en cada punto de interseccin. Las matrices pueden ser fijas o programables. Todos los PLD estn formados por matrices programables. Estrucutura Interna de un PLD La estructura bsica de un PLD et formada por un arreglo de puetas AND y OR interconectadas a travs de fusibles. Matriz AND La matriz AND est formada por una red de compuertas AND conectadas a travs conductores y fusibles en cada punto de interseccin. Cada punto de interseccin entre una fila y una columna se denomina celda. La figura 4.4.1 muestra un arreglo de compuertas no programado.
Figura 4.4.1. Arreglo AND No Programado. Cuando se requiere una conexin entre una fila y una columna, el fusible queda intacto y en caso de no requerirse la conexin, el fusible se abre en el proceso de programacin. La figura muestra 4.4.2 un arreglo AND programado.
Figura 4.4.2. Arreglo AND Programado. Matriz OR La matriz OR est formada por una red de compuertas OR conectadas a travs conductores y fusibles en cada punto de interseccin. La figura 4.4.3 muestra un arreglo de compuertas no programado.
Figura 4.4.4. Arreglo OR Programado. Los dispositivos lgicos programables que se usan ms comnmente para la implementacin lgica son la PAL y la GAL. Lgica de Arreglos Programables (PAL, Programmable Array Logic) La PAL es un PLD que se ha desarrollado para superar ciertas desventajas de la PLA, tales como los largos retardos debidos a los fusibles adicionales que resultan de la utilizacin de dos matrices programables y la mayor complejidad del circuito. La PAL bsica est formada por una matriz AND programable y una matriz OR fija con la lgica de salida (Ver figura 4.4.5). Esta estructura permite implementar cualquier suma de productos lgica con un nmero de variables definido, sabiendo que cualquier funcin lgica puede expresarse como suma de productos. La PAL se implementa con tecnologa bipolar (TTL o ECL).
Figura 4.2.5. Diagrama de bloques de una PAL (Programmable Logic Array) Nomenclatura de una PAL Los lderes en fabricacin de PLDs, Texas Instruments y AMD, tienen una notacin para identificar los dispositivos. Por ejemplo, la estructura en PLD AMD es:
Figura 4.2.6. Diagrama de bloques de una PAL (Programmable Logic Array) Dentro de la estructura de salida se tienen las posibilidades contenidas en la tabla 4.2.1. Cdigos Tipos de Salidas L Combinatoria con nivel bajo activo. H Combinatoria con nivel alto activo. R Registro. RA Registro asncrono. X Registro O exclusivo. V Vestil. M Macroclula. Tabla 4.2.1. Tipos de Salidas de una PAL. PALs comerciales En el mercado se manejan referencias como la PAL16L8, PAL20L8, PAL20V8 y PAL20X8.
Matriz Lgica Genrica (GAL, Generic Array Logic) La GAL se forma con una matriz AND reprogramable y una matriz OR fija , con una salida lgica programable. La figura 4.4.7. muestra el diagrama de bloques de una GAL. Esta estructura permite implementar cualquier expresin lgica suma de productos con un nmero de variables limitado.
Figura 4.4.7. Diagrama de Bloques de una GAL (Generic Array Logic). Las dos principales diferencias entre los dispositivos GAL y PAL son: a) la GAL es reprogramable y b) la GAL tiene configuraciones de salida programables. La GAL se puede programar una y otra vez, ya que usa tecnologa ECMOS (Electrically Erasable CMOS, CMOS borrable elctricamente). En la figura 4.4.8. se ilustra la estructura bsica de una GAL con dos variables de entrada y una de salida. La matriz reprogramable es esencialmente una red de conductores ordenados en filas y columnas, con una celda CMOS elctricamente borrable (E2CMOS) en cada punto de interseccin, en lugar de un fusible como en el caso de las PAL. Estos PLDs son borrables y reprogramables. El transistor CMOS tiene 2 compuertas, una de ellas totalmente aislada, flotante. Para programar cada celda se aplica o no una tensin mayor a VDD (alta) en la compuerta no flotante. Al aplicar esta tensin el dielctrico conduce y la compuerta flotante se carga negativamente, dejando en operacin normal siempre abierto el transistor.
Figura 4.4.8. Estructura Bsica de una GAL (Generic Array Logic) En la figura 4.2.9. se muestra un ejemplo de una sencilla matriz GAL programada para obtener la suma de tres productos.
Figura 4.4.9. Programacin de una GAL (Generic Array Logic). El borrado se puede hacer de dos formas:
Con luz ultravioleta(UV): exponiendo el transistor de 5 a 20 minutos a luz UV, el dielctrico conduce y permite la descarga de la compuerta flotante. Para este borrado el chip lleva una ventana de cuarzo transparente. Borrado elctrico: Es el ms usado hoy en da. La capa que aisla la compuerta flotante es ms delgada. Al aplicar una tensin alta con polaridad contraria , la compuerta flotante se descarga porque el dielctrico conduce. Las ventajas ms importantes de esta tcnica son una descarga rpida, no se requiere UV y no se requiere sacar el chip de su base.
GALs comerciales Las diversas GAL tienen el mismo tipo de matriz programable. Se diferencian en el tamao de la matriz, en el tipo de OLMC (Las macroceldas Lgicas de Salida que contienen circuitos lgicos programables que se pueden configurar como entrada o salida combinacional y secuencial) y en los parmetros de funcionamiento, tales como velocidad y disipacin de potencia. Referencia GAL16V8A 20 GAL18V10 20 GAL22V8A 24 GAL22RA10 24 GAL22V10 24 Nmero de Pines tPD 10, 15, 25 15, 20 10, 15, 25 15, 20 10, 15, 25 ICC (mA) Caractersticas
55, 115 E2CMOS PLD Genrica 115 130 E2CMOS PLD Universal E2CMOS PLD Universal
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/040401.htm http://www.scribd.com/doc/43767619/Circuitos-Logicos-Combinacionales
TIPOS DE PLDS.
PLA
PAL
GAL
De acuerdo a la tecnologa mediante la cual se fabrican, se tienen aquellos que utilizan tecnologa bipolar TTL o ECL y los de tecnologa CMOS. Los de la primera tecnologa son ms rpidos y consumen ms que los CMOS, la velocidad de propagacin es menor de los 7nSeg. y los consumos tpicos oscilan alrededor de 100-200 mA, esto para un chip de 20-24 patillas. De acuerdo a la forma en que pueden ser borrados, tambin depender del tipo de tecnologa que se use. Los PLDs bipolares slo se pueden programar una vez, mientras que la mayora de los del tipo CMOS son reprogramables por el usuario y permiten una fcil verificacin. Dentro de las PLDs CMOS se tienen dos clases: Los EPLD que son borrables por radiacin ultravioleta, por lo cual deben tener ventanas de cuarzo y deben ir encapsulados en cermica, hacindolos ms costosos que los de la segunda clase, los EEPLD. Estos ltimos son borrables elctricamente y tienen encapsulado de plstico. En el mercado existen unos PLDs que se denominan complejos, los cuales se caracterizan por tener retardos predecibles. No necesitan ruteados (direccionamiento), tienen mdulos lgicos LAB, (Logic array block) cada uno con 16 macro clulas, los
cuales estn conectados por una matriz programable PLA. Tienen nicamente tres trminos producto, pero permiten obtener ms. Como ejemplo se pueden enunciar las series MAX 5000 y MAX 7000 (ALTERA). Estas ltimas tienen de 44 a 208 patillas, de 32 a 216 macro clulas, y velocidad muy elevada.
Un PLA es un bloque funcional que se utiliza para implementar multifunciones booleanas. Existe una gran relacin entre su estructura interna y el conjunto de funciones que realiza.
DESCRIPCIN DE SU ESTRUCTURA.
Un PLA est constituido bsicamente por dos submatrices o planos denominados plano AND y OR, respectivamente. Ambos planos estn separados entre s por una pequea zona divisoria denominada zona de conexin. Tanto el plano AND como el plano OR disponen, a su vez, de dos zonas externas denominadas buffers o separadores de entrada y de salida. Las seales de entrada del PLA (x1, K, xm) llegan a los buffers de entrada del plano AND y producen las seales invertidas (x1, K, xm). Ambos tipos de seales (xi y xi) penetran verticalmente en el plano AND y generan los trminos producto pi. Estos ltimos discurren horizontalmente por ambos planos, atravesando previamente la zona de conexin, y producen finalmente las salidas del PLA mediante la realizacin de sumas lgicas entre los trminos producto anteriores. Adems de las zonas mencionadas, existen otras dos regiones especiales. Una de ellas est situada a la izquierda del plano AND y la otra en la parte superior del plano OR. Estas regiones estn constituidas por transistores del "pull-up", que actan como resistencia de carga, a travs de los cuales se alimentan las lneas de los trminos producto y las lneas de salida del PLA respectivamente. En la siguiente ilustracin se muestra un esquema global de su estructura:
Los dispositivos PAL son PLAs con o sin array OR, pero un conjunto de puertas OR que suman grupos de productos. La estructura de los dispositivos PALs combinacionales se muestra en la figura 5. Los dispositivos combinacionales de 20 pins estn listados en la Tabla A.3, y los de 25 pins estn listados en la Tabla A.4.
Los decodificadores, o los Field Programmable Gate Arrays (FPGAS) son PALs como los PLDs combinacionales, que generalmente no tienen array OR; por lo que los productos son tomados directamente hacia las salidas. Estos son particularmente tiles para la decodificacin de direcciones, cuyas arquitecturas estn listadas en la Tabla A.5. Las PALs registradas tienen registros de salida alimentados desde el array lgico como el dispositivo mostrado en la Figura 5. Las Tablas A.6 y A.7 listan las arquitecturas. Todos estos dispositivos tienen un reloj externo comn, siendo estos apropiados para diseos sncronos.
Para servir al mayor nmero posible de aplicaciones, se requiere un gran nmero de arquitecturas PAL. Para acabar con este problema, han sido concebidas las PALs con arquitectura genrica. Aqu hay dispositivos con clulas de salida, o macro clulas, de configuracin variable. Cada uno de los dispositivos genricos es capaz de emular un nmero de dispositivos de arquitectura fija en suma para ser adaptables en una nica arquitectura. El primer PAL genrico fue el 22V10. Siendo capaz de generar seales de reloj registradas que internamente incrementan la flexibilidad de un dispositivo PAL registrado, permitiendo su uso en sistemas con varios relojes, y para su uso tambin en circuitos sin reloj. Encontrndose este tipo de PALs en la Tabla A.8.
REPRESENTACIN MATRICIAL.
Los PLAs sirven para representar multifunciones booleanas expresadas mediante dos niveles de puertas. Sea, pues, una multifuncin F formada por s funciones simples fi cada una de ellas dependiente de m variables distintas (F = Y, fi(x1, K, xm)). Supongamos tambin que es necesario desarrollar n productos lgicos distintos con las variables dependientes xi para expresar todas y cada una de las funciones fi mediante sumas de productos.
Entonces, el PLA asociado a la multifuncin F, puede representarse por una matriz, C, formada por n filas y m columnas. Cada una de estas filas Ci se define del modo siguiente:
? j : 1..m (plano AND). Cij = 0 si xj est complementada en el trmino producto Ci. Cij = 1 si xj no est complementada en el trmino producto Ci. Cij = 2 si xj no aparece en el trmino producto Ci. ? j : m + 1..m + s (plano OR). Cij = 3 si Ci no forma parte de la funcin Fj m Cij = 4 si Ci forma parte de la funcin Fj m
De la definicin anterior se deduce que todos los 2os de la matriz C representan elementos vacos en las m primeras columnas pertenecientes al plano AND o submatriz de entradas. Igualmente ocurre con los 3os en las columnas restantes del plano OR o submatrz de salidas. Por elemento vaco se entiende aquella posicin del PLA en la que no existen conexiones. As, por ejemplo la multifuncin f1 = x3x6 + x1x6, f2 = x2x4 + x1x5 + x6, f3 = x1 se representa mediante la matriz de cobertura de la Tabla 1.
En muchos casos conviene utilizar otra representacin matricial ms simple del PLA denominada matriz de personalidad. Esta nueva matriz se define a partir de la matriz de cobertura del modo siguiente:
? j := 1..m Bij = 1 si Cij = 0 1. Bij = 0 si Cij = 2. ? j := m + 1..m + s Bij = 1 si Cij = 4. Bij = 0 si Cij = 3.
Es decir, un 1 en la j-sima columna e i-sima fila del plano AND indica que la columna j es un factor del trmino producto i, mientras que un 1 en la j-sima columna e i-sima fila del plano OR indica que el trmino producto i es un trmino de la salida j-m. La Tabla 2 corresponde a la matriz de personalidad asociada a la matriz de cobertura de la tabla 1.
La representacin de un PLA mediante su matriz de personalidad respectiva nos ayudar a resolver los problemas planteados en la optimizacin lgica y topolgica de PLAs.
(a) PLA con control de salida; (b) Segunda forma con los trminos de control en PSL173.
Tambin llamados PLAs, son un tipo de PLDs en las que se pueden programar las uniones en la matriz de puertas AND, siendo fijas las uniones en la matriz de puertas OR (vase Figura 1). Los dispositivos con arquitectura PAL son los ms populares y los ms utilizados, razn sta por la que dedicamos el siguiente captulo, para analizarlos ms a fondo.
Si en un principio, todas las PAL eran bipolares porque utilizaban la misma tecnologa que las PROM de fusibles, en la actualidad existen dos familias de PAL CMOS que utilizan las mismas tecnologas que las memorias UVPROM o EEPROM. Por esta razn, estas PAL CMOS son programables y borrables elctricamente o por exposicin a los ultravioletas. Como para las memorias, esta utilizacin de la tecnologa CMOS no se hace en detrimento de la velocidad y, si bien las PAL bipolares llegan a ser un poco ms rpidas que las PAL CMOS, esto solo se aprecia en determinadas aplicaciones muy criticas. As, la PAL CMOS ms rpida actualmente de AMD est especificada en 15 ns de tiempo de propagacin mientras que la ms rpida de las pal bipolares baja hasta 705 ns. Esta es una relacin de uno a dos, efectivamente, pero a estos niveles de velocidad, la diferencia no resulta demasiado significativa. Para una memoria, tngase en cuenta que una simple puerta NAND en tecnologa TTL LS tiene un tiempo de propagacin de 10 ns y la tecnologa bipolar es mucho ms sencilla que la de una PAL Considerando estas diferencias tecnolgicas, se encuentran las mismas distinciones que en las memorias. Las PAL bipolares, por tanto de fusibles, slo son programables una vez, puesto que hay ruptura fsica de una conexin. La duracin de retencin de la informacin es, por tanto, ilimitada en el tiempo mientras la programacin haya sido realizada con un aparato reconocido por el fabricante de las PAL. Evidentemente, no est prevista ninguna posibilidad de borrado y las nicas modificaciones que se pueden efectuar sobre una PAL ya programada consisten en destruir un fusible que no lo estuviera, y nada ms. Como en las PROM bipolares, las PAL bipolares no pueden ser verificadas al 100% en cuanto a su programabilidad y, por tanto, los fabricantes descambian gratuitamente los circuitos que no sean correctamente programables. Por
importantes que puedan ser, estas limitaciones se minimizan cuando se fabrica un producto en serie. En este caso, el contenido de la PAL es perfectamente retenido y no tener posibilidad de reprogramacion no es inconveniente. Adems, en el momento de escribir estas lneas, las PAL bipolares son an claramente menos caras que sus equivalentes en CMOS.
En primer lugar, el registro dispone de dos lneas de preinicializacin: AR para el reset o puesta a ceros, y AP para el preset o puesta a unos. Estas lneas provienen de la matriz de fusibles y pueden ser controladas, por tanto, por las seales o combinaciones de seales que se deseen. Aparte de las caractersticas normales anteriores, estas dos lneas AR y AP desempean otra funcin. En efecto, si se establecen todas a unos, el flip-flop es inhibido o transparente si se prefiere, y la PAL se transforma entonces en un modelo combinatorio simple. El reloj tambin proviene de la zona de fusibles y por tanto puede ser la combinacin de cualquier seal. La salida es de tipo triestado, pero bajo el control de dos seales de origen diferente. La primera seal, representada por una lnea vertical denominada OE, es una seal global comn a todas las salidas de la PAL. No proviene de la zona de fusibles sino que corresponde a una patilla concreta del encapsulado. La segunda seal proviene, por el contrario de la zona de fusibles y puede, por tanto, servir de puesta a tres estados local para la salida considerada. La seal OE global es, evidentemente, prioritaria como se deduce de su cableado. A partir de esto, es posible configurar cualquier salida de una PAL asncrona de registro como una PAL de registro o como una PAL combinatoria. Por otro lado, el hecho de que permite realizar funciones que no podan hacerse con las PAL vistas anteriormente, la PAL asncrona de registro puede reemplazar igualmente en la mayora de los casos a cualquier PAL de registro o combinatoria, con un nmero idntico de entradas / salidas, por supuesto.
Se observa claramente una bscula o flip-flop preconfigurable asociada a dos multiplexores programables. El multiplexor de cuatro entradas permite configurar la celda segn uno de los cuatro modos presentados en esta misma figura. Para ello se programa las seales S0 y S1 que en realidad se generan mediante fusibles internos, exactamente como otras uniones de la PAL. La estructura de la celda toma ahora uno de los aspectos presentados sobre la figura 9 donde se puede reconocer todas las arquitecturas de salidas de las PAL clsicas. Como las PAL asncronas de registros, las V PAL tienen la posibilidad de preinicializarse a uno o a cero en la bscula de salida, pero, mientras que en las PAL asncronas cada salida tena una lnea de control independiente, aqu la puesta a cero y la puesta a uno son comunes a todas las bsculas de salida. Para flexibilizar su uso, no estn disponibles en una patilla especfica del encapsulado, sino que estn conectadas a la zona de fusibles. Con el fin de que las V
PAL arranquen con un estado bien definido, incluyen en el encapsulado una circuiteria de inicializacin automtica que acta en el momento de aplicar tensin, haciendo que todas las salidas Q de las bsculas se pongan automticamente a nivel bajo.
GAL es una denominacin que utilizaba originalmente Lattice Semiconductor y que ms tarde se licenci a otros fabricantes. La GAL en su forma bsica es un PLD con una matriz AND reprogramable, una matriz OR fija y una salida lgica programable.
En la Figura a continuacin se ilustra la estructura bsica de una GAL con dos variables de entrada y una salida, aunque la mayora de las GALs pueden tener muchas entradas y muchas salidas. La matriz reprogramable es esencialmente una red de conductores ordenados en filas y columnas, con una celda CMOS elctricamente borrable (E2CMOS) en cada punto de interseccin, en lugar de un fusible como en el caso de las PALs. En la figura, estas celdas se indican como bloques.
Cada fila est conectada a la entrada de una puerta AND, y cada columna a una variable de entrada o a su complemento. Mediante la programacin se activa o desactiva cada celda E2CMOS, y se puede aplicar cualquier combinacin de variables de entrada, o sus complementos, a una puerta AND para generar cualquier operacin producto que se desee. Una celda activada conecta de forma efectiva su correspondiente fila y columna, y una celda desactivada desconecta la fila y la columna. Las celdas se pueden borrar y reprogramar elctricamente. Una celda E2CMOS tpica puede mantener el estado en que se ha programado durante 20 aos o ms.
Como se indica, las celdas E2CMOS activadas conectan las variables deseadas o sus complementos con las apropiadas entradas de las puertas AND. Las celdas E2CMOS estn desactivadas cuando una variable o su complemento no se utiliza en un determinado producto. La salida final de la puerta OR es una suma de productos.
Las macroceldas lgicas de salida (OLMCs) estn formadas por circuitos lgicos que se pueden programar como lgica combinacional o como lgica secuencial. Las OLMCs proporcionan mucha ms flexibilidad que la lgica de salida fija de una PAL.
GAL22V10
Todas las GALs tienen el mismo tipo de matriz programable. Se diferencian en el tamao de la matriz, en el tipo de OLMC y en los parmetros de funcionamiento tales como velocidad y disipacin de potencia.
Una OLMC contiene circuitos lgicos programables que se pueden configurar como entrada o salida combinacional, o como salida secuencial. En el modo secuencial, la salida resulta de un flip-flop. Este captulo se centra en el modo combinacional. Las configuraciones combinacionales de estas macroceldas lgicas se establecen automticamente mediante programacin.
Como se indica en el diagrama de bloques de la anterior Figura, de las diez OLMCs disponibles de la GAL22V 10, dos tienen ocho operaciones producto (nmero de lneas de la matriz AND a la puerta OR), dos tienen diez operaciones producto, otras dos doce, otras dos catorce y, por ltimo, otras dos tienen diecisis. Cada OLMC puede programarse para que el nivel activo de salida sea alto o bajo y tambin, pueden programarse como entradas.
Diagrama lgico:
En la Figura a continuacin se muestra un diagrama lgico bsico de la OLMC de la GAL22V 10. Las entradas de las puertas AND a la puerta OR varan desde ocho hasta diecisis, como se indica. La lgica de la zona sombreada est formada por un flip-flop y dos multiplexores. El multiplexor 1 -de-4 conecta una de sus cuatro lneas de entrada al buffer de salida triestado en funcin del estado de las dos entradas de seleccin, S0 y S1. Las entradas del multiplexor 1-de-4 son la salida de la puerta OR, su complemento, la salida del flipflop y su complemento. El multiplexor 1-de-2 conecta a travs de un buffer a la matriz AND la salida del buffer de tres estados o del flip-flop, en funcin del estado de la
entrada S1. Los bits de seleccin S0 y S1 de cada OLMC se programan mediante un grupo especial de celdas de la matriz. Las cuatro configuraciones de las macroceldas lgicas programables son: - Modo combinacional con salida activa a nivel bajo. - Modo combinacional con salida activa a nivel alto. - Modo secuencial con salida activa a nivel bajo. - Modo secuencial con salida activa a nivel alto.
Modo combinacional:
Cuando S1 = 1 y S0 = 0, el multiplexor selecciona la salida de la puerta OR.. Cuando S0 = 1 y S1 = 1, se selecciona el complemento de la salida de la puerta. La salida es activa a nivel alto debido a la doble inversin (complemento de OR e inversin del buffer triestado). Los bits S0 y S1 de cada una de las diez OLMCs se determinan mediante la programacin de un conjunto especial de celdas de la matriz, separado de las celdas de la matriz lgica. La OLMC se puede configurar como salida o como entrada controlando el buffer triestado.
Buffer triestado:
El buffer triestado, mostrado en la Figura es un inversor de dos estados lgicos, con una lnea de control que permite desconectar la salida de la entrada. Los tres estados de salida son: nivel bajo (cuando la entrada est a nivel alto), nivel alto (cuando la entrada est a nivel bajo) y alta impedancia (cuando la salida est desconectada de la entrada).
Cuando la lnea de control est a nivel alto, el buffer est activo; y cuando la lnea de control est a nivel bajo, el buffer est en estado de alta impedancia. En la figura anterior se ilustran estos tres estados. En el estado de alta impedancia, el buffer acta como un interruptor abierto.
Seleccin de entrada o de salida. En la lgica en modo combinacional de la OLMC de la siguiente Figura, se puede ver que la lnea de control del buffer de tres estados resulta de una puerta AND d