PRUEBA 1 INFO 180 Arquitectura de Computadores I CLAVE

Valdivia, 20 mayo 2005 NOTA

1. Implementar la suma de A,B,C, c/u de 3 bits en base a Full Adders. Si el retardo es de 20 usegundos idntico para la suma y el acarreo, determinar el tiempo empleado en obtener el resultado anterior. 1.2 p 2. Dispone de 2 bits: D1 D0, y desea proteger la informacin de modo que pueda: a) Detectar un error b) Corregir un error Para cada caso, mostrar: la tabla respectiva, el generador de paridad, detector de error. En el caso b adems el corrector de error. Desarrolle un ejemplo que muestre que funciona su solucin. 1.0 p 3. a) Explicar en tres lneas los elementos que determinan la arquitectura de un computador. 1.0 p b) Explicar arquitectura von Neumann asi como otro tipo. c) Mencionar aplicaciones de registros y contadores en un computador. d) Computador CISC y RISC, describir significado de acrnimo, ventajas y desventajas y ejemplos reales de aplicaciones. 4. a) Representar -6.3 en formato IEEE 754, hexadecimal.
signo
0

0.4 p
31

exponente
1 8

Mantisa
9

b) Representar el numero -10 en C2 con 12 bits. 0.4 p c) Un alumno asegura que dado un nmero binario, puede obtener el C2 o el C1 de ese nmero si dispone de varios Restadores completos. Discutir la veracidad o falsedad en base a ejemplos reales. 0.4 p 5. a) Disear un sistema digital con tres pulsadores independientes de entrada (slo se activa de a un pulsador), y que identifique el pulsador accionado hasta una nueva accin. 0.8 p b) Disear un sistema con tres entradas binarias, sean E1, E2, E3 y que tenga dos salidas S1 S2 independientes, y seales de control que permitan una de las tres salidas correspondiente a E1 E2, E2 E3, E3 E1. Es decir, por S1 sale E1 y por S2 sale E2; en otro caso por S1 sale E2 y por S2 sale E3 y la opcin ltima es por S1 sale E3 y por S2 sale E1. Cuando el sistema no est habilitado, todas las salidas son ceros. 0.8 p TIEMPO: 1 hora 30 minutos.

PAUTA Prueba 1 INFO 180 Arquitectura de Computadores I 1. Se desea

H = X +YZ
H = H = X +YZ = X YZ H = X

23 mayo 2003

; sea = Y Z

1 X Para generar X : 1
=

1 X
X
1

1 X Z Y

X
F F

X Z Y
F

1 X

Z Y =
5 bits 6 bits

2. a) -14 en S y M = 1 1110 -16 en C1 +16 = 010000 -16 = 101111 b) -14 -16 1 1110 10 1111

a) El nmero 11111101. Se obtiene el C2: 00000011 = +3 El nmero C2 corresponde al decimal -3 3. Es necesario obtener un equivalente, para eso dividimos por 16
20,2 = 20,2 20,2 16 = 2 4 = 1,2625 2 4 16 16
0,2625 2 0,525 2 1,05 2 0,1 2 0,2 2 0,4 2 0.8 2

Se requiere representar la mantisa 0,2625, pues el 1 (entero) es implcito. En forma aproximada:

0,2625 = 0.0100001

Expon 0100 A 0001 1010 1 A

Mantisa 0001 0.0 1 0 0 0 0

Total 32 bits 4. Variables asistencia Variables asistencia N terica N laboratorio N laboratorio 6 < portafolio < 7 5 < portafolio < 6 Asistencia = A Nota Laboratorio = Nlab Nota Terica = NT Portafolio posee 2 rangos

8 dgitos hexadecimal x 4 = 32 bits 75% < 75% 4,5 >5 <5

A=1 A=0 Nlab = 1 Nlab = 0 NT = 1 NT = 0 5 < R1 < 6 6 < R2 < 7

si si si si si si

Asistencia 75% Asistencia < 75% Nota Lab > 5 Nota Lab 5 Nota Terica 4,5 Nota Terica < 4,5

Se debe considerar adems qu ocurre si la nota de portafolio es menor que 5, por lo tanto se tienen 3 casos. Se determinan 2 variables: P1 P0 Nota Portafolio 0 0 <5 0 1 1 0 5 Porta < 6 1 1 6 Porta < 7 Sea Ecuacin E=1 E=0 Indica que se exime Indica que no se exime

E = A NT Nlab + A Nlab P 1P 0 + NT P 1P 0 Nlab

5. Sean A y B cada una con 3 bits

A3 A2 A1

B3 B2 B1

Caso 1: A > B ssi a) A3 > B3 , o b) A3 = B3 y A2 > B2 , o c) A3 = B3 , A2 = B2 y A1 > B1

Caso 2: completar la tabla de verdad en 26 combinaciones.

A3

0 1 1 1

A2 0 0 1 1

A1 0 0 1 1

B3 0 0 1 1

B2 0 1 1 1

B1 0 1 0 1

A>B 0 1 1 0

Para comprobar 2 letras, se requiere conocer el ASCII respectivo, y luego ver el valor de cada uno.