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1.2 DISEO DE AMPLIFICADORES CON TRANSISTORES DE EFECTO DE
CAMPO JFET

1.2.1 EL JFET

Es un dispositivo de juntura np controlado por voltaje por medio de un campo elctrico
(V
GS
). La caracterstica ms importante es su alta impedancia de entrada.

SMBOLO:

Fig. 1.16 a) JFET canal N b) JFET canal P

Cuando se polariza el JFET con dos fuentes V
GS
y V
DS
se tiene lo siguiente:


Fig. 1.17 Polarizacin del JFET con dos fuentes

- La regin vaca acta como un vehculo que depende de V
GS
de regulacin para
reducir la corriente de drenaje.

- Mientras ms grande es la penetracin de la regin vaca tanto menor es la I
D
.

- En algn momento cuando el V
GS
se incrementa negativamente la regin vaca
se extiende por completo y la I
D
=0A.

- Entonces el V
GS
que produce el corte de la I
D
se llama voltaje de
estrangulamiento V
P


V
P
=V
GS
SI I
D
=0
I
D
=I
DSS
SI V
GS
=0
V
P
=V
pinch
entonces R
CANAL




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1.2.2 CARACTERSTICAS DEL JFET

1.2.2.1 CARACTERSTICAS DE SALIDA

siemens S
S o mS CTANCIA TRANSCONDU
V
I
g
I
V
dinmica a resistenci r
V
V
I I
CTE V
GS
D
m
CTE V
DS
DS
d
P
GS
DSS D
DS
GS
=
=
A
A
~
A
A
= =
|
|
.
|

\
|
=
=
=
] [ ] [
1
2

Fig. 1.18 Caracterstica de salida del JFET

1.2.2.2 CARACTERSTICA DE TRANSFERENCIA:



Fig. 1.19 Curva caracterstica de transferencia del JFET


La pendiente define la transconductancia g
m
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rd
gmVgs
|
|
.
|

\
|
=
P
GS
P
DSS
m
V
V
V
I
g 1
2


Donde:
P
DSS
mo
V
I
g
2
=


1.2.2.3 CIRCUITO EQUIVALENTE DEL JFET EN AC

C
D
+
+



V
DS


V
GS

- S -


Adems:

445
45 . 4
100
:
.
1
= ==>
=
O =
= =
A
A
~
c
c
= =
A
A
~
c
c
=
=
=

mS g
K r
DATOS
in amplificac de factor r g
V
I
V
I
r
g
V
I
V
I
g
m
d
d m
CTE V
DS
D
DS
D
d
d
CTE V
GS
D
GS
D
m
GS
DS



1.2.3 DISEO DE AMPLIFICADORES EN LAS DIFERENTES CONFIGURA-
CIONES

Se puede definir 3 configuraciones dependiendo del terminal del JFET que es comn a
la entrada y a la salida de alterna.
1.2.1.1 CONFIGURACIN FUENTE COMN (F.C.)

La seal de entrada se encuentra en la puerta, la salida en el drenaje y el terminal
comn es la fuente.
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Condiciones para que el JFET trabaje en la regin de estrangulamiento y evitar
distorsin por recorte de picos:

CONSIDERACIONES DE DISEO:
RD DS S DD
P DS
P
S
L
D
RD
S d L
d L
L
V
V o V V n Vi V V
V V
n Vi V
n Vi V
o V
R
R
V
R r R si
r R
R
A
+ + + + >
>
>
>
>
+ >> +
+
=

| |
2

`
` ) 1 ( `
`
`
min
min

Ejercicio:

Disear un amplificador con JFET en la configuracin fuente comn que cumpla con los
siguientes datos:
O = O = = = K Z K R V i V A
in L V
10 ; 4 ; 1 . 0

; 10
420 ; 120 ; 4 ; 6
:
= = = = =
d m d DSS P
r g K r mA I V V
JFET DATOS

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Pero
Sea:












Clculo de los capacitores
1)

2)

Si:


3)




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Fig. 1.22 Figura para calcular el capacitor C
D


Para que no sea lo ms alto posible:







1.2.3.2 CONFIGURACION DRENAJE COMUN (D.C)
La seal de entrada se mantiene en la compuerta, la salida es por la fuente y el
terminal comn a la entrada y la salida es el drenaje as:


Fig. 1.23 Circuito amplificador con JFET en configuracin drenaje comn.




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Ejercicio
Disear un amplificador en D.C que cumpla con los siguientes datos:


DATOS JFET





1 Hz
Vin
VDD
CS
CG
RL
RS
RG
I DSS
Vp


Fig. 1.24 Circuito de diseo de un amplificador en drenaje comn


|
|
.
|

\
|
= =
+
= = 0
1
` 1
`
`

d
d
L m
L m
r
g
R g
R g
Vm
Vo
Av

1
` `
`
> >
L
S
L
L
S
R
R
Vo
R
R
V O > ~ > K R R R R
S L L S
3 `


O = O O = = O = K K K Rs R R K R Sea
L L S
7 . 1 9 . 3 3 ` 9 . 3 :
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V V V
K
K
Vs 5 . 5 2 . 1 * 6 . 4 2
7 . 1
9 . 3
= = >
V Vs 6 =

DQ
I mA
V
V
Is ~ = = 538 . 1
9 . 3
6



V
mA
mA
I
I
Vp V
DSS
DQ
GSQ
27 . 2
4
538 . 1
1 6 1 =
|
|
.
|

\
|
=
|
|
.
|

\
|
=
V V V Vs V V
GSQ GG
72 . 3 6 27 . 2 = + = + =
V Vs V
DD
12 2 = =
B in
R M Z = O =10
O ~ O O O = = K K K K
g
r R Ro
m
d L
244 7 . 285 120 7 . 1
1
`


1.2.3.3 CONFIGURACIN COMPUERTA COMN

La seal de entrada es por fuente y la salida por el drenaje y el terminal comn es la
compuerta.

VDD
1kHz
Vin
CS
CD
CG
RL
RS
RG
RD
I DSS
Vp



Fig. 1.25 Amplificador JFET en configuracin compuerta comn.


L D L
R R R =


`
1
L m
d
L
d m
v
R g
g
R
g g
A ~
+
+
= ( ) 0 =
d
g
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m
in
g
Rs Z
1
=
`
L d L
R r R Zo ~ =

Ejercicio propuesto:
Disear un amplificador en compuerta comn que cumpla con los siguientes datos:

V
in V
1 . 0
^
= O = K R
L
1 20 =
v
A

DATOS JFET:

ms g
m
25 . 2 = V Vp 4 = mA I
DSS
4 =
O = K r
d
90