REGISTRO 2-1: REGISTRO DE ESTADO (SR). (DIRECCIONES 03h, 83h, 103h y 183h.

)
R/W-0 R/W-0 R/W-0 R-1 R-1 R/W-x R/W-x R/W-x

IRP
bit7

RP1

RP0

-TO

-PD

DC

C
bit0

R = De lectura W = De escritura U = Sin implementar. Da 0 en lectura -n = Valor del reset POR

bit 7:

IRP: Bit de seleccin de banco de registros (usado para direccionamiento indirecto). 1 = Bancos 2 y 3 (100h - 1FFh) 0 = Bancos 0 y 1 (00h - FFh) RP1:RP0: Bits de seleccin de banco de registros (usado para direccionamiento directo). 11 = Banco 3 (180h - 1FFh) 10 = Banco 2 (100h - 17Fh) 01 = Banco 1 (80h - FFh) 00 = Banco 0 (00h - 7Fh) Cada banco dispone de 128 bytes. -TO: Bit de final de temporizacin. 1 = Despus de conexin, instruccin CLRWDT, o instruccin SLEEP. 0 = Cuando sucede el final de temporizacin del WDT. -PD: Bit de bajada de tensin. 1 = Despus de la conexin o por la instruccin CLRWDT. 0 = Al ejecutar la instruccin SLEEP. Z: Bit de cero 1 = Despus de una operacin lgica o aritmtica con resultado cero. 0 = Despus de una operacin lgica o aritmtica con resultado distinto de cero. DC: Bit de acarreo o debe en las instrucciones ADDWF, ADDLM, SUBLW y SUBWF. (El indicador de debe es de polaridad contraria.) 1 = Cuando hay acarreo en el cuarto bit. 0 = Cuando no hay acarreo en el cuarto bit. C: Bit de acarreo o debe en las instrucciones ADDWF, ADDLW, SUBLW y SUBWF. 1 = Cuando hay acarreo en el octavo bit (ms significativo). 0 = Cuando no hay acarreo en el octavo bit.

bit 6-5:

bit 4:

bit 3:

bit 2:

bit 1:

bit 0:

Nota: Para el debe, la polaridad es contraria. La resta se realiza sumando el complemento a dos del segundo operando. Para instrucciones de rotacin (RRF y RLF), este bit se carga con el valor del bit de mayor o menor peso del registro que se rota.

REGISTRO 2-2: REGISTRO DE OPCIONES (DIRECCIONES 81h Y 181h)

R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1

-RBPU INTEDG T0CS

bit7

T0SE

PSA

PS2

PS1

PS0
bit0

R = De lectura W = De escritura U = Sin implementar. Da 0 en lectura -n = Valor del reset POR

bit 7:

-RBPU: Bit de habilitacin de resistencias de polarizacin en salida del PUERTO B. 1 = Resistencias inhibidas. 0 = Resistencias habilitadas. INTEDG: Bits de seleccin de flanco de interrupcin. 1 = Interrupcin activa en el flanco positivo en la patilla RB0/INT. 0 = Interrupcin activa en el flanco de bajada en la patilla RB0/INT. T0CS: Bit de seleccin de fuente de reloj para TMR0 (Temporizador 0). 1 = Cambio en la patilla RA4/T0CKI. 0 = Reloj procedente del final del ciclo de instruccin (CLKOUT).

bit 6:

bit 5:

bit 4:

T0SE: Bit de seleccin de flanco de reloj en el TMR0. 1 = Variacin de nivel alto a bajo en la patilla RA4/T0CKI. 0 = Variacin de nivel bajo a alto en la patilla RA4/T0CKI. PSA: Bit de asignacin del PRESCALER (Divisor de Frecuencia). 1 = El Prescaler se asigna al WDT. 0 = El Prescaler se asigna al mdulo TMR0. PS2:PS0: Bit de valor de divisin del prescaler. 1 = Despus de una operacin lgica o aritmtica con resultado cero. 0 = Despus de una operacin lgica o aritmtica con resultado distinto de cero. Valor Divisor TMR0 Divisor WDT bit 000 1: 2 1:1 001 1: 4 1: 2 010 1: 8 1: 4 011 1 : 16 1: 8 100 1 : 32 1 : 16 101 1 : 64 1 : 32 110 1 : 128 1 : 64

bit 3:

bit 2-0:

111

1 : 256

1 : 128

Nota: Cuando se use la baja tensin de programacin (LVP) y la polarizacin de la salida del PORTB est habilitada, el bit 3 del registro TRISB debe ponerse a 0 para inhibir la polarizacin en RB3 y asegurar la correcta operacin del dispositivo.

REGISTRO 2-3: REGISTRO INTCON (DIRECCIONES 0Bh, 8Bh, 10Bh Y 18Bh)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-x

GIE
bit7

PEIE

T0IE

INTE

RBIE

T0IF

INTF

RBIF
bit0

R = De lectura W = De escritura U = Sin implementar. Da 0 en lectura -n = Valor del reset POR

bit 7:

GIE: Bit de habilitacin general de interrupciones. 1 = Habilita todas las interrupciones no enmascaradas. 0 = Inhibe todas las interrupciones.

bit 6:

PEIE: Bit de habilitacin de interrupcin de perifricos. 1 = Habilita todas las interrupciones no enmascaradas de perifricos. 0 = Inhibe todas las interrupciones de perifricos.

bit 5:

T0IE: Bit de habilitacin de interrupcin por desbordamiento del TMR0. 1 = Habilita la interrupcin del TMR0. 0 = Inhibe la interrupcin del TMR0.

bit 4:

INTE: Bit de habilitacin de interrupcin externa en la patilla RB0/INT. 1 = Habilita la interrupcin externa en la patilla RB0/INT. 0 = Inhibe la interrupcin externa en la patilla RB0/INT.

bit 3:

RBIE: Bit de habilitacin de interrupcin por variacin en puerto RB. 1 = Habilita la interrupcin cuando sucede una variacin sobre el puerto RB. 0 = Inhibe la interrupcin cuando sucede una variacin sobre el puerto RB.

bit 2:

T0IF: Bit indicador de interrupcin por desbordamiento del TMR0 . 1 = El TMR0 ha terminado su tiempo (desbordamiento). Este indicador se debe borrar en el programa. 0 = An no ha sucedido el desbordamiento del TMR0.

bit 1:

INTF: Bit indicador de interrupcin externa en la patilla RB0/INT. 1 = Ha sucedido una interrupcin externa en la patilla RB0/INT. Debe borrarse en el programa. 0 = No ha llegado una interrupcin externa por la patilla RB0/INT.

bit 0:

RBIF: Bit indicador de interrupcin por variacin sobre el puerto RB. 1 = Ha sucedido una interrupcin por variacin de nivel en el puerto RB. Se debe borrar por software. 0 = No ha habido variacin sobre el puerto RB.

REGISTRO 2-4: REGISTRO PIE1 (DIRECCIN 8Ch).

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0
bit0

PSPIE
bit7

(1)

ADIE

RCIE

TXIE

SSPIE CCP1IE TMR2IE TMR1IE

R = De lectura W = De escritura U = Sin implementar. Da 0 en lectura -n = Valor del reset POR

bit 7:

PSPIE: Bit habilitador de interrupcin por Lectura-Escritura en el Puerto Servidor Paralelo (PSP). 1 = Habilita la interrupcin del PSP. 0 = Inhibe la interrupcin del PSP. ADIE: Bit de habilitacin de interrupcin del Convertidor Analgico Digital (ADC). 1 = Habilita la interrupcin del ADC. 0 = Inhibe la interrupcin del ADC. RCIE: Bit de habilitacin de interrupcin de recepcin del USART. 1 = Habilita la interrupcin de recepcin del USART. 0 = Inhibe la interrupcin de recepcin del USART. TXIE: Bit de habilitacin de interrupcin para la transmisin en el USART. 1 = Habilita la interrupcin para la transmisin en el USART. 0 = Inhibe la interrupcin para la transmisin en el USART. SSPIE: Bit de habilitacin de interrupcin para el Puerto Sncrono Serie (SSP). 1 = Habilita la interrupcin del SSP. 0 = Inhibe la interrupcin del SSP. CCP1IE: Bit de habilitacin de interrupcin del mdulo de Captura /Comparacin/PWM. 1 = Habilita la interrupcin del mdulo CCP1. 0 = Inhibe la interrupcin del mdulo CCP1. TMR2IE: Bit de habilitacin de interrupcin por coincidencia del TMR2 con el PR2. 1 = Habilita la interrupcin cuando coincide los contenidos de TMR2 y PR2. 0 = Inhibe la interrupcin por coincidencia de los contenidos de TMR2 y PR2 TMR1IE: Bit de habilitacin de interrupcin por desbordamiento del TMR1. 1 = Habilita la interrupcin cuando desborda el TMR1 (termina su tiempo programado). 0 = Inhibe la interrupcin del TMR1. PSPIE queda reservado en los dispositivos de 28 patillas; se debe mantener siempre a cero.

bit 6:

bit 5:

bit 4:

bit 3:

bit 2:

bit 1:

bit 0:

Nota 1:

REGISTRO 2-5: REGISTRO PIR1 (DIRECCIN 0Ch)

R/W-0 R/W-0 R-0 R-0 R/W-0 R/W-0 R/W-0 R/W-0
bit0

PSPIF
bit7

(1)

ADIF

RCIF

TXIF

SSPIF CCP1IF TMR2IF TMR1IF

R = De lectura W = De escritura -n = Valor del reset POR

bit 7:

PSPIF: Bit indicador de interrupcin por Lectura-Escritura del Puerto Servidor Paralelo (PSP). 1 = Una operacin de escritura o lectura ha tenido lugar. Debe borrarse por software. 0 = No ha ocurrido una operacin de lectura o escritura. ADIF: Bit de sealizacin de interrupcin del Convertidor Analgico Digital (ADC). 1 = Se ha completado la conversin del ADC. 0 = El ADC no ha terminado su conversin. RCIF: Bit de sealizacin de interrupcin por recepcin del USART. 1 = El buffer de recepcin del USART est lleno. 0 = El buffer de recepcin del USART est vaco. TXIF: Bit de sealizacin de interrupcin para la transmisin en el USART. 1 = El buffer de transmisin del USART est vaco (USART preparado para una nueva trasmisin). 0 = El buffer de transmisin del USART est lleno (an no se ha transmitido el byte). SSPIF: Bit de sealizacin de interrupcin para el Puerto Sncrono Serie (SSP). 1 = Ha ocurrido la condicin de interrupcin del SSP, y debe ser borrada en el software antes de retornar de la rutina de servicio de la interrupcin. Las condiciones sealadas por este bit son: SPI Se ha producido una transmisin o recepcin. I2C Slave (servidor) Se ha producido una transmisin o recepcin. I2C Master (maestro) Se ha producido una transmisin o recepcin. El mdulo SSP complet la condicin de START (arranque). El mdulo SSP complet la condicin de STOP (detencin). El mdulo SSP complet la condicin de RESTART (reinicio). El mdulo SSP complet la condicin de ACK (Acknowledge = Reconocimiento). Una condicin de START ha ocurrido cuando el mdulo est aislado (sistema Multimaestro). Una condicin de STOP ha ocurrido cuando el mdulo est aislado (sistema Multimaestro). 0 = No ha sucedido la condicin de interrupcin del SSP. CCP1IF: Bit de sealizacin de interrupcin del mdulo de Captura /Comparacin/PWM. Modo Captura 1 = Ha ocurrido una captura en el registro TMR1. Debe borrarse por software. 0 = No ha sucedido una captura del registro TMR1. Modo Comparacin 1 = Ha ocurrido una coincidencia en la comparacin del registro TMR1. Debe borrarse por software. 0 = No existe coincidencia de comparacin en el registro TMR1. Modo PWM No se usa en este modo. TMR2IF: Bit de sealizacin de interrupcin por coincidencia del TMR2 con el PR2. 1 = Ha ocurrido la coincidencia entre los contenidos de TMR2 y PR2. Debe borrarse por software. 0 = No hay coincidencia de los contenidos de TMR2 y PR2.

bit 6:

bit 5:

bit 4:

bit 3:

bit 2:

bit 1:

bit 0:

TMR1IF: Bit de sealizacin de interrupcin por desbordamiento del TMR1. 1 = Se ha producido el desbordamiento del TMR1 (termina su tiempo programado). Debe borrarse por software. 0 = No ha finalizado su tiempo el TMR1. Nota 1: PSPIF queda reservado en los dispositivos de 28 patillas; se debe mantener siempre a cero.

REGISTRO 2-6: REGISTRO PIE2 (DIRECCIN 8Dh)

U-0 R/W-0 U-0 R/W-0 R/W-0 U-0 U-0 R/W-0

--bit7

---

---

EEIE

BCLIE

---

---

CCP2IE
bit0

R = De lectura W = De escritura U = Sin implementar. Da 0 en lectura -n = Valor del reset POR

bit 7: bit 6: bit 5: bit 4:

Sin implementar: Da cero al leer. Reservado: Siempre se debe mantener este bit a cero. Sin implementar: Da cero al leer. EEIE: Bit de habilitacin de interrupcin por la operacin de escritura en la EEPROM. 1 = Habilita la interrupcin para la escritura en la EEPROM. 0 = Inhibe la interrupcin para la escritura en la EEPROM. BCLIE: Bit de habilitacin de interrupcin por el conflicto de bus del Puerto Sncrono Serie (SSP). 1 = Habilita la interrupcin de conflicto de bus del SSP. 0 = Inhibe la interrupcin de conflicto de bus del SSP. Sin implementar: Da cero al leer. CCP2IE: Bit de habilitacin del mdulo CCP2. 1 = Habilita la interrupcin de CCP2. 0 = Inhibe la interrupcin de CCP2.

bit 3:

bit 2-1: bit 0:

REGISTRO 2-7: REGISTRO PIR2 (DIRECCIN 0Dh)

U-0 R/W-0 U-0 R/W-0 R/W-0 U-0 U-0 R/W-0

--bit7

---

---

EEIF

BCLIF

---

---

CCP2IF
bit0

R = De lectura W = De escritura U = Sin implementar. Da 0 en lectura -n = Valor del reset POR

bit 7: bit 6: bit 5: bit 4:

Sin implementar: Da cero al leer. Reservado: Siempre se debe mantener este bit a cero. Sin implementar: Da cero al leer. EEIF: Bit de sealizacin de interrupcin por la operacin de escritura en la EEPROM. 1 = Se ha completado la operacin de escritura en la EEPROM. Debe borrarse por software. 0 = No se ha completado la escritura en la EEPROM, o no se ha iniciado. BCLIF: Bit de sealizacin de interrupcin por el conflicto de bus del Puerto Sncrono Serie (SSP). 1 = Un conflicto de bus ha ocurrido en el SSP cuando estaba configurado en modo Maestro I 2C. 0 = No existe conflicto de bus del SSP. Sin implementar: Da cero al leer. CCP2IF: Bit de sealizacin de interrupcin del mdulo CCP2. Modo Captura: 1 = Ha sucedido una captura en el registro TMR1. Debe borrarse por software. 0 = No hay captura en el registro TMR1. Modo Comparacin: 1 = Ha ocurrido la coincidencia en la comparacin del registro TMR1. Debe borrarse por software. 0 = No hay coincidencia en la comparacin del registro TMR1. Modo PWM: No se usa.

bit 3:

bit 2-1: bit 0:

REGISTRO 6-1:
U-0 U-0

T1CON: REGISTRO DE CONTROL DEL TIMER1 (DIRECCIN 10h)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0
bit0

--bit7

---

T1CKPS1 T1CKPS0 T1OSCEN -T1SYNC TMR1CS TMR1ON

R = De lectura W = De escritura U = Sin implementar. Da 0 en lectura -n = Valor del reset POR

bit 7-6: bit 5-4:

Sin implementar: Se lee como 0. T1CKPS1:T1CKPS0: Bits de seleccin de predivisin de reloj de entrada a Timer1. 11 = 1:8 Valor de predivisin 10 = 1:4 Valor de predivisin 01 = 1:2 Valor de predivisin 00 = 1:1 Valor de predivisin T1OSCEN: Bit de control de habilitacin de oscilador para TMR1. 1 = Oscilador habilitado. 0 = Oscilador anulado. -T1SYNC: Bit de control de sincronizacin de la entrada de reloj externo de Timer1. TMR1CS = 1 1 = Entrada de reloj externo no sincronizada. 0 = Entrada de reloj externo sincronizada. TMR1CS = 0 En esta circunstancia, Timer1 usa el reloj interno. TMR1CS: Bit de seleccin de origen de reloj para Timer1. 1 = Flanco de subida en la patilla RC0/T1OSO/T1CKI, o en la patilla RC1/T1OSI/CCP2. 0 = Reloj interno (Fosc/4). TMR1ON: Bit de conexin de Timer1. 1 = Timer1 habilitado. 0 = Timer1 detenido.

bit 3:

bit 2:

bit 1:

bit 0:

REGISTRO 7-1:
U-0 R/W-0

T2CON: REGISTRO DE CONTROL DEL TIMER2 (DIRECCIN 12h)

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0
bit0

--bit7

TOUTPS3 TOUTPS2 TOUTPS1 TOUTPS0 TMR2ON T2CKPS1 T2CKPS0

R = De lectura W = De escritura U = Sin implementar. Da 0 en lectura -n = Valor del reset POR

bit 7:

Sin implementar: Se lee como 0.

bit 6-3: TOUTPS3:TOUTPS0: Bits de seleccin de postdivisin de Timer2. 0000 = 1:1 valor de postdivisin 0001 = 1:2 valor de postdivisin 0010 = 1:3 valor de postdivisin 1111 = 1:16 Valor de postdivisin bit 2: TMR2ON: Bit de activacin de TMR2. 1 = Timer2 est activado. 0 = Timer2 est desactivado.

bit 1-0: T2CKPS1:T2CKPS0: Bit de seleccin de predivisin para Timer2. 00 = 1:1 valor de predivisin. 01 = 1:4 valor de predivisin. 1X = 1:16 valor de predivisin.