Laboratorio 1 (tercer corte)

Diferencia entre cdigo concurrente y cdigo secuencial (Mayo 2008)

Ana Milena Mesa Marn, <081047>.
ndice de trminosSentencias Concurrentes y Secuenciales;

Z <= B; end if; end process MUX; C. Ejecucin de Procesos Asignacin a la misma seal. Secuencial frente a Concurrente. Concurrente tendr dos caminos. Secuencial un nico camino. La ultima asignacin. Las seales se actualizan cuando el proceso se termina. architecture CONCURRENT of MULTIPLE is signal Z, A, B, C, D : std_logic; begin Z <= A and B; Z <= C and D; end CONCURRENT; D. Lista de Sensibilidades Ejemplo de un Multiplexor. Eliminamos SEL de la lista de sensibilidades. El valor de Z slo cambia cuando lo hace A o B. En lgica combinacional: enumerar en la lista de sensibilidades todas las seales que se vayan a usar en el proceso. MUX: process (A, B, SEL) begin if SEL = 1 then Z <= A; else Z <= B; end if; end process MUX; E. La Sentencia if Sintaxis de la Sentencia if-then-else Sintaxis de la Estructura if-elsif.

I. INTRODUCCIN

este laboratorio se hablara a fondo la diferencia entre sentencias concurrentes y secuenciales y tambin ensea el manejo de estos dos.
N

II.SENTENCIAS CONCURRENTES Y SECUENCIALES A. Sentencias de asignacin concurrentes Sentencias Concurrentes, ejecucin en paralelo. Sentencias Secuenciales, ejecucin secuencial. En las sentencias concurrentes el orden de escritura del cdigo no importa. No se debe escribir cualquier tipo de sentencia. Por ejemplo: X <= X + Y, es correcto en software. No es correcta para implementar hardware con descripcin VHDL.

B. El Proceso Sintaxis de un proceso. Mediante event o cambios en la lista de sensibilidad se ejecuta un proceso. Mltiples procesos interactan concurrentemente. Se pueden definir varios procesos dentro de una arquitectura. MUX: process (A, B, SEL) begin if SEL = 1 then Z <= A; else

Laboratorio 1 (tercer corte) En la estructura if-elsif se ejecuta las sentencias de la primera condicin verdadera. Ejemplo. if CONDICIN then -- Sentencias secuenciales end if; if CONDICIN then -- Sentencias secuenciales else -- Sentencias secuenciales end if; F. La Sentencia case Considera los posibles valores que pueda tomar un objeto. Se pueden especificar: valores, rangos, listas y otros. Cada valor slo se puede especificar una vez. El objeto puede ser una expresin cualquiera de VHDL. La lista de valores deben ser constantes del mismo tipo que la expresin. case OBJECT is when VALUE_1 => -- Sentencias when VALUE_2 => -- Sentencias when VALUE_3 => -- Sentencias end case; G. El Bucle for Lazo repetitivo que se ejecuta un nmero determinado de veces, a la vez que se incrementa un valor. No necesita declarar la variable que se utiliza en el lazo. Sntesis adecuada. Ejemplo. for I in 0 to 3 loop -- lgica end loop; H. La Sentencia wait Sentencia wait for, wait for <especificar tiempo>. Sentencia wait on, wait on <lista de seales>. Sentencia wait until, wait until <condicin>. Sentencia wait. STIMULUS: process begin SEL <= '0'; BUS_B <= "0000"; BUS_A <= "1111"; wait for 10 ns; SEL <= '1'; wait for 10 ns; -- etc, etc end process STIMULUS;

I. Comportamiento de un Proceso Con y Sin Lista de Sensibilidades. Bucle Infinito. Si se utiliza la lista de sensibilidad, no es posible el wait. Para sntesis preferiblemente, lista de sensibilidades. process (A,B) begin if (A='1' or B='1') then Z <= '1'; else Z <= '0'; end if; end process; process begin if (A='1' or B='1') then Z <= '1'; else Z <= '0'; end if; wait on A, B; end process; J. Variables Asignacin inmediata. Usar slo en los procesos donde este declarada. Conserva el valor. Asignacin de variables a seales o de seal a variable. process (A, B, C) variable M, N : integer; begin M:= A; N:= B; Z <= M + N; M:= C; Y <= M + N; end process; III. CONCLUSIN

Laboratorio 1 (tercer corte) Es muy importante realizar este tipo de laboratorios ya que nos fortalece como estudiantes y al mismo tiempo para los problemas que se enfrenten da a da en este campo.

AGRADECIMIENTOS
Agradecimientos al Ingeniero Jorge A. Arvalo por su enseanza y dedicacin para nuestro entendimiento, y por todos los conceptos que hasta el da de hoy a logrado en nosotros.

REFERENCIAS
[1] Ricardo Jose palero( Introduccion al diseo http://www.upv.es/dsd/tutorial/vhdl_01_html/tsld001.htm con vhdl).

Primer autor Ana Milena Mesa Marn <081047> Electrnica Digital