Capitulo Vi Flip Flop

FACULTAD DE INGENIERA ESCUELA DE: INGENIERA EN ELECTRNICA Y TELECOMUNICACIONES
ELECTRNICA DIGITAL Y LGICA PROGRAMABLE MARZO 2012 AGOSTO 2012
Ing. Santiago Gonzlez Martnez.
CAPTULO VI: FLIP - FLOP

CONTENIDO:
Registro bsico de compuertas NAND y NOR Seales de reloj y Flip-Flops sincronizados por reloj Flip Flop S-C sincronizado por reloj Flip Flop J-K sincronizado por reloj Flip Flop D sincronizado por reloj Latch D Entradas Asncronos Aplicaciones: Deteccin de Secuencias de Entrada Almacenamiento y Transferencia de Datos Transferencia de Datos en Serie Divisin y Conteo de Frecuencia Dispositivos de Disparo
NANOELECTRNICA El futuro de la microelectrnica es la nanoelectrnica. Algunos trabajos han logrado la primera implementacin de nanocircuitos electrnicos programables basados en nanocables de germanio y silicio. La interseccin de dos nanocables se comporta como un transistor de efecto de campo (FET) que permite la implementacin de puertas lgicas y circuitos combinacionales (los llamados NWFET por NanoWire FET). Los autores han fabricado una matriz de puertas programable (PGA) y han programado un circuito sumador con acarreo (SUM), un restador con acarreo (SUB), un multiplexador (MUX), un demultiplexador (DEMUX) y un circuito biestable (flip-flop sncrono tipo D). LECTURA COMPLETA RECOMENDADA. Programmable nanowire circuits for nanoprocessors.
ELECTRNICA DIGITAL Y LGICA PROGRAMABLE
REGISTRO BSICO DE COMPUERTAS NAND Y NOR

Introduccin al FLIP FLOP En los circuitos combinatorio analizadas al momento, el estado lgico de las salidas est en funcin de los niveles en los ingresos, sin existir una dependencia de estados anteriores. Analicemos el siguiente esquema:
Figura. Diagrama de un sistema digital general
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FACULTAD DE INGENIERA

Introduccin al FLIP FLOP En el esquema se puede apreciar que adicionalmente a la lgica combinatoria se ha incluido un sistema de memoria. Las salidas combinatorias son dependientes de los niveles lgicos presentes en los ingresos y de los niveles almacenados en el sistema de memoria, a su vez los estados almacenados dependen de las salidas combinatorias. Finalmente el dispositivo de memoria tiene sus propias salidas.
Figura. Diagrama de un sistema digital general
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Introduccin al FLIP FLOP El elementos ms importante de la memoria es el Flip-Flop, que est formado por un arreglo de compuertas lgicas. Aunque una compuerta lgica no tiene la capacidad de almacenamiento, se pueden conectar varias de ellas de manera que puedan almacenar informacin. Existen varias configuraciones para formar Flip-Flops (FF).
Figura. Smbolo de un Flip-Flop y definicin de sus posibles estados de salida
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Registro bsico con compuertas NAND Se puede construir el FF ms elemental con un arreglo de dos compuertas NAND. A ste circuito se le denomina registro bsico de compuertas NAND. Las compuertas se conectan de forma tal que la salida de una sea el ingreso de la otra y viceversa.
Figura. Registro bsico de compuertas NAND y denominaciones de los ingresos y salidas

REGISTRO BSICO DE COMPUERTAS NAND Y NOR Registro bsico con compuertas NAND Las entradas ESTABLECER y RESTABLECER, normalmente estn en estado ALTO y una de ellas ser pulsada a BAJO cuando se desee cambiar el estado de la salida del registro bsico: Establecimiento del Registro Bsico
CONDICIN I: Aplicacin de un pulso bajo en Establecer
Condiciones Previas o Iniciales
ESTABLECER
RESTABLECER
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REGISTRO BSICO DE COMPUERTAS NAND Y NOR Registro bsico con compuertas NAND Establecimiento del Registro Bsico
Anlisis Condiciones: Aplicacin de un pulso bajo en Establecer
Resultado del Pulso Bajo en ESTABLECER
EST.
REST.
0 (Pulso Bajo)
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REGISTRO BSICO DE COMPUERTAS NAND Y NOR Registro bsico con compuertas NAND Establecimiento del Registro Bsico
CONDICIN II: Aplicacin de un pulso bajo en Establecer
ESTABLECER
RESTABLECER
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Registro bsico con compuertas NAND Establecimiento del Registro Bsico
Anlisis Condiciones: Aplicacin de un pulso bajo en Establecer
EST.
REST.
0 (Pulso Bajo)
En conclusin un pulso BAJO en ESTABLECER, genera un estado ALTO en la salida Q. Esta condicin se denomina ESTABLECER el registro bsico o FF y el estado Q=1, se denomina estado de establecimiento. 10
REGISTRO BSICO DE COMPUERTAS NAND Y NOR Registro bsico con Compuertas NAND Restablecimiento del Registro Bsico
CONDICIN I: Aplicacin de un pulso bajo en Restablecer
ESTABLECER
RESTABLECER
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Registro bsico con compuertas NAND Restablecimiento del Registro Bsico
Anlisis Condiciones: Aplicacin de un pulso bajo en Restablecer
Resultado del Pulso Bajo en RESTABLECER
EST.
REST.
0 (Pulso Bajo)
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Registro bsico con Compuertas NAND Restablecimiento del Registro Bsico
CONDICIN II: Aplicacin de un pulso bajo en Restablecer
ESTABLECER
RESTABLECER
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Registro bsico con compuertas NAND Restablecimiento del Registro Bsico
Anlisis Condiciones: Aplicacin de un pulso bajo en Restablecer
EST.
REST.
0 (Pulso Bajo)
En conclusin un pulso BAJO en RESTABLECER, genera un estado BAJO en la salida Q. Esta condicin se denomina BORRADO O RESTABLECIMIENTO del registro bsico o FF y el estado Q=1, se denomina estado de restablecido o reiniciado.
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REGISTRO BSICO DE COMPUERTAS NAND Y NOR Registro bsico con Compuertas NAND Establecimiento y Restablecimiento Simultneos La aplicacin simultnea de un estado BAJO en las estradas Establecer y Restablecer, generar estados altos tanto en Q como en Q, considerando que son salidas complementadas, ste es un estado no deseado. Adems cuando los ingresos retornen al estado ALTO, el nivel de la salida depender de cual entrada retorne primero a ALTO, en caso de que esto ocurra simultneamente los resultados son impredecibles a la salida. En conclusin el registro bsico NAND no se emplea para la condicin ESTABLECER = RESTABLECER = 0.
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Registro bsico con Compuertas NAND Representacin Alternativa Considerando que las entradas Establecer y Restablecer son activas BAJO y empleando conceptos analizados en captulos previos, alternativamente el registro bsico NAND, se puede representar:
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Registro bsico con Compuertas NOR Un arreglo transversal de compuertas NOR, permiten obtener un registro bsico como se puede apreciar en la figura:
Figura. Registro bsico de compuertas NOR y denominaciones de los ingresos y salidas

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Registro bsico con Compuertas NOR Realizando un anlisis similar al efectuado con el registro bsico NAND, a continuacin se resumen los estados de operacin del registro NOR:
Figura. Condiciones de Operacin del Registro Bsico con compuertas NOR

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SEALES DE RELOJ Y FLIP FLOP SINCRONIZADOS POR RELOJ
Los sistemas digitales pueden operar de forma asncrona o sncrona. En los asncronos las salidas de circuitos lgicos pueden cambiar de estado en cualquier momento en que una o ms de las entradas cambie. En los sistemas sncronos, los tiempos exactos en el que alguna salida puede cambiar de estado se determina por una seal denominada reloj. sta seal consiste en una serie de pulsaciones (oscilaciones), rectangulares o cuadradas. La seal del reloj se distribuye a todas las partes del sistema, y los cambios de los niveles lgicos se dan cuando la seal de reloj hace una transicin.
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Cuando la seal de reloj cambia de 0 a 1, se denomina Transicin con Pendiente Positiva (TPP), cuando el reloj cambia de 1 a 0, se denomina Transicin con Pendiente Negativa (TPN).
La accin de sincronizacin de reloj, se logra a travs del uso de Flip-Flop, sincronizados por reloj, que estn diseados para cambiar de estado de acuerdo a las transiciones del reloj.
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Flip Flop, Sincronizados por Reloj (Caractersticas) 1. Los FF sincronizados por reloj, tienen una entrada de reloj, marcada como CLK, CK CP. La entrada CLK, es disparada por flanco (TPP TPN), a diferencia de los registros que requieren un nivel lgico. 2. Adicionalmente poseen entradas de control. Las entradas de control no tienen efecto sobre Q, mientras no ocurra la transicin activa del reloj, es decir su efecto est sincronizado por el efecto de la entrada CLK. 3. En resumen, puede afirmarse, que las entradas de control, hacen que las salidas del FF, estn listas para cambiar, mientras que la transicin en la entrada CLK es la que dispara el cambio.
Figura. Simbologa y Caractersticas de un FF, sincronizado por reloj
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Tiempos de Estabilizacin y Retencin
Deben cumplirse dos requisitos de temporizacin, para que un FF, sincronizado por reloj, responda confiablemente a sus entradas de control cuando se presente la transicin CLK activa.
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Tiempos de Estabilizacin y Retencin Tiempo de Estabilizacin, ts Es el intervalo que precede inmediatamente a la transicin activa de la seal CLK, durante la cual la entrada sncrona tiene que mantenerse en el nivel indicado. Los fabricantes de CI, especifican ste tiempo mnimo. Si no se cumple ste tiempo, el FF, no se disparar de manera confiable.
Figura. Las entradas de control deben mantenerse estables un tiempo ts, antes de que ocurra la transicin activa de la seal de reloj.
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Tiempos de Establecimiento y Retencin Tiempo de Retencin, tH Es el intervalo que sucede inmediatamente a la transicin activa de la seal CLK, durante la cual la entrada sncrona tiene que mantenerse en el nivel indicado. Los fabricantes de CI, especifican ste tiempo mnimo. Si no se cumple ste tiempo, el FF, no se disparar de manera confiable.
Figura. Las entradas de control deben mantenerse estables un tiempo tH, posterior de que ocurra la transicin activa de la seal de reloj.
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Tiempos de Establecimiento y Retencin
Los FF, tendrn los tiempos ts y tH, en el orden de los nanosegundos. Los tiempos de establecimiento por los general se encuentran de 5 a 50 ns, mientras que los tiempos de retencin estn generalmente de 0 a 10 ns. Note que stos puntos se miden entre los puntos de 50% de la transicin. stos requisitos son de especial inters y cuidado, al momento de disear aplicaciones empleando FF sncronos.
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FLIP FLOP S-C SINCRONIZADO POR RELOJ
Un Flip-Flop S-C, sincronizado por reloj, es disparado por la transicin con pendiente positiva de la seal de reloj. Esto significa que el FF puede cambiar de estado solo cuando una seal aplicada a la entrada de reloj CLK, realiza un transicin de 0 a 1. Las entradas S-C, controlan el estado del FF, en la misma forma descrita anteriormente para el registro bsico con compuertas NOR, pero nuevamente el FF, no responde a esas entradas hasta que no ocurra la TPP. El FF S-C, no es afectado por las TPN de la seal de reloj.
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Figura. Smbolo y Tabla de verdad para un FF S-C, sincronizado por reloj con TPP
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Figura. Formas de onda para un FF S-C, sincronizado por reloj con TPP
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Simbologa y Tabla de Verdad para un FF S-C con disparo por TPN Aunque los FF sincronizados por reloj, estn disponibles en CI, la siguiente versin simplificada nos permite conocer su estructura interna, bsicamente est conformada por:
Figura. Simbologa y Tabla de verdad para un FF S-C disparado por TPN
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Circuitera interna Aunque los FF sincronizados por reloj, estn disponibles en CI, la siguiente versin simplificada nos permite conocer su estructura interna, bsicamente est conformada por: - Un registro bsico de compuertas NAND (NAND 3 y 4). - Un circuito conductor de pulsos formado por las compuertas NAND 1 y 2. - Un circuito detector de flanco.
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Circuitera interna Aunque los FF sincronizados por reloj, estn disponibles en CI, la siguiente versin simplificada nos permite conocer su estructura interna, bsicamente est conformada por:
Figura. Versin simplificada para un FF SC disparado por TPN

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Circuitera interna Para su operacin el circuito detector de flanco, aprovecha el retardo generado por el inversor al ingreso.
Figura. Circuitos detectores de flanco (a) TPP, (b) TPN. Duracin de CLK 2 a 5 ns
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FLIP FLOP J-K SINCRONIZADO POR RELOJ

Simbologa y Tabla de Verdad
Figura. Simbologa y Tabla de Verdad para un FF JK disparado por TPP
Se diferencia del FF S-C, en que la condicin J=K=1, no genera una salida ambigua, en su lugar el FF pasar a un estado opuesto. A sta operacin se le denomina modo de complemento (toggle).
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Formas de Onda
Figura. Formas de Onda para un FF J-K con disparo por TPP
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Simbologa y Tabla de verdad FF J-K disparado por TPN
Figura. Formas de Onda para un FF J-K con disparo por TPP
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Circuitera Interna
Figura. Circuito Interno de un FF JK, disparado por Flanco
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FLIP FLOP D SINCRONIZADO POR RELOJ

Simbologa, Tabla de Verdad y Formas de Onda El FF tipo D, a diferencia de los tipo S-C y J-K, tiene slo una entrada sncrona de control denominada D, que significa Dato. Su operacin es sencilla, Q va hacia el mismo estado en el que se encuentre D, en el momento en que ocurre una transicin de la seal de reloj.
Figura. Simbologa, Tabla de Verdad y Formas de Onda para un FF tipo D disparado por TPP.
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Implantacin de un FLIP-FLOP tipo D Se puede obtener un Flip-Flop tipo D a partir de los FF S-C J-K, mediante la siguiente modificacin:
Figura. Implementacin de un FF tipo D, a partir de los FF S-C y J-K.
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Aplicacin: Transferencia de datos paralela
Figura. Los datos presentes en los FF, se transfieren simultneamente (paralelo), a las salidas, ante la ocurrencia de la transicin de la seal de reloj.
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ENTRADAS ASNCRONAS
En los FF sincronizados por reloj, las entradas S,C,J,K y D, se denominan entradas sncronas de control, entradas sncronas, porque su efecto sobre la salida del FF, se sincroniza con la entrada CLK. Sin embargo algunos FF, cuentan adems con una o ms entradas asncronas que operan independientemente de las entradas sncronas y de la seal de reloj. Estas entradas, asncronas se pueden emplear para fijar el FF, en el estado 1 0, en cualquier instante, sin importar las condiciones presentes en las otras entradas, es decir las entradas asncronas son entradas dominantes.
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ENTRADAS ASNCRONAS
Flip-Flop J-K sncrono con entradas asncronas
PRE, SET
CLR, RES
Denominaciones comunes para las entradas asncronas
Figura. Simbologa y Tabla de Verdad para un FF sncrono con entradas asncronas activas en BAJO
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APLICACIN: DETECCIN DE SECUENCIAS DE ENTRADA
Para un sistema se puede requerir, que la salida se active nicamente, cuando se cumple una determinada secuencia en las entradas, esto no se puede lograr tan solo con lgica combinatoria, sino que adicionalmente se requiere caractersticas de almacenamiento de los FF.
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APLICACIN: DETECCIN DE SECUENCIAS DE ENTRADA

Por ejemplo, se puede emplear una compuerta AND, para determinar cuando dos entradas son ALTAS, pero su salida responder igual sin importar que entrada pase primero al estado ALTO,
Si lo que deseamos por ejemplo, es que la salida ALTA, nicamente si A pasa a ALTO y posteriormente B, la solucin se puede obtener mediante FF, como se muestra en la figura.
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APLICACIN: ALMACENAMIENTO Y TRANSFERENCIA DE DATOS
El uso ms comn de los FF, es para el almacenamiento de datos o informacin. Los datos pueden representar valores numricos (binarios, decimales codificados en BCD). stos datos generalmente se almacenan en grupos de FF llamados registros. La operacin que se realiza con ms frecuencia, con los datos almacenados en un FF, es la transferencia. Esta operacin comprende la transferencia de datos de un FF o registro a otro.
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Transferencia de Datos FF S-C
La figura muestra, la forma en que la transferencia de datos puede llevarse a cabo entre dos FF, mediante el uso de FF S-C. El valor lgico almacenado en el FF A, es transferido al B, con la TPN. Es decir despus de la TPN, las salidas de los FF A y FF B, sern las mismas.
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Transferencia de Datos FF J-K
La figura muestra, la forma en que la transferencia de datos puede llevarse a cabo entre dos FF, mediante el uso de FF J-K. El valor lgico almacenado en el FF A, es transferido al B, con la TPN. Es decir despus de la TPN, las salidas de los FF A y FF B, sern las mismas.
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Transferencia de Datos FF D
La figura muestra, la forma en que la transferencia de datos puede llevarse a cabo entre dos FF, mediante el uso de FF D. El valor lgico almacenado en el FF A, es transferido al B, con la TPN. Es decir despus de la TPN, las salidas de los FF A y FF B, sern las mismas.
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Transferencia de Datos Asncrona
La figura muestra, la forma en que la transferencia de datos puede llevarse a cabo entre dos FF, empleando las entradas asncronas El valor lgico almacenado en el FF A, es transferido al B, con la seal de habilitacin.
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Transferencia de Datos Paralela
Ante la ocurrencia de la TPP, de la seal CLK, los datos presentes en X1, X2, X3 se transfieren a Y1, Y2, Y3. Considerando que la transferencia de datos es simultnea, se denomina paralela.
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APLICACIN: TRANSFERENCIA DE DATOS EN SERIE

Registros de Corrimiento Antes de describir la operacin de transferencia de datos en serie, primero es necesario examinar la operacin del registro bsico de corrimiento. Un registro de corrimiento, en un grupo de FF conectados de forma tal que, los nmeros binarios almacenados en l, son desplazados de un FF al siguiente con cada pulso del reloj. (ejemplo: desplazamiento de dgitos de una calculadora, a medida que se ingresan).
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Registros de Corrimiento
La figura muestra la forma de conectar un grupo de FF J-K, para que operen como un registro de corrimiento de cuatro bits.
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Note que los FF estn conectados , de manera tal que la salida X3, se transfiere en X2, X2 en X1 y X1 en Xo. Esto significa que hasta la TPN del pulso de corrimiento, cada FF toma el valor almacenado anteriormente en el FF a su izquierda. El FF X3, toma un valor determinado por las condiciones presentes en las entradas J-K, cuando ocurre el pulso de corrimiento.
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Para analizar el circuito supondremos que las entradas del FF X3, estn conectadas a la seal de ingreso de datos, adems supondremos que todos los FF, se encuentran en un estado igual a cero, antes de los pulsos de corrimiento.
Con las consideraciones anteriores, el comportamiento del circuito se aprecia en las siguientes formas de onda.
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Cuando ocurre la primera TPN, al tiempo T1, cada unos de los FF, X2, X1 y X0, tendr la condicin J=0, K=1, presente a sus entradas debido al estado del FF a su izquierda. El FF X3, tendr la condicin J=1, K=0, debido a la seal de Entrada de Datos. En consecuencia en T1 slo X3, pasar a ALTO, mientras que los otros FF permanecen en BAJO.
Cuando la segunda TPN, ocurra en T2, el FF X3 tendr J=0, K=1, debido a la Entrada de Datos. El FF X2, tendr J=1, K=0, debido al estado del FF X3. En consecuencia en T2, X2 pasar a ALTO, X3 retorna a bajo y X1 y X0 permanecen en bajo. Un anlisis similar se extiendo en T3 y T4, con lo cual se confirma la transferencia del estado ALTO inicial de la seal de Entrada de Datos 54

Requisitos de Tiempo de Retencin En el arreglo de registro de corrimiento analizado, es necesario que los FF tengan un requisito de tiempo de retencin muy pequeo, debido a que hay instantes en que las entradas J, K, se encuentran cambiando casi al mismo instante de ocurrencia de la seal CLK. Por sta razn debe implementarse un registro de corrimiento a partir de FF disparados por flanco que tengan un valor tH, menor que el retraso de propagacin del FF a la salida (del CLK a la salida).
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Transferencia en Serie entre Registros
En la figura se muestra dos registros de corrimiento de 3 bits, conectado de forma tal que los datos del registro X, sern transferidos al registro Y. Se emplea FF tipo D, ya que requiere menos conexiones que el J-K. Cuando se aplican los pulso de corrimiento TPN, la transferencia de datos se da de la siguiente manera: X2 -> X1 -> X0 -> Y2 -> Y1 -> Y0. Los estados siguientes de X2, dependern del nivel en D, para el anlisis supondremos que se mantendr en cero. 56

Transferencia en Serie entre Registros
Con cada TPN, se generar el corrimiento de datos, finalmente despus de la tercera TPN, los datos del registro X sern transferidos al registro Y
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Operacin de Desplazamiento a la Izquierda
La aplicacin de los datos puede ser tal que el desplazamiento de informacin puede ser efectuada de derecha a izquierda. No existe ventaja en la direccin del desplazamiento, ya que sta depender en realidad del tipo de aplicacin que el diseador requiera.
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TRANSFERENCIA DE DATOS EN SERIE

Transferencia Paralela vs Transferencia Serie En la transferencia paralela toda la informacin simultneamente con la aplicacin de la seal CLK. es transferida
En la transferencia serie, para N bits se requiere N transiciones de la seal de reloj, para completar la transferencia de informacin. En la transferencia paralela cada salida de un FF del registro X, se conecta a una ingreso del registro Y. En la transferencia serie, slo el ltimo FF del registro X tiene conexin directa con un FF del registro Y. La transferencia paralela requiere ms conexiones que la transferencia serie. De acuerdo a las caractersticas mencionadas, nuevamente la eleccin de un tipo de sistema u otro depende de la aplicacin. A menudo incluso se emplea una combinacin para aprovechar la velocidad de la transferencia paralela, con la simplicidad de la conexin de una transferencia serie.
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DIVISIN Y CONTEO DE FRECUENCIA

Para el sistema de la figura cada FF tiene sus entradas en 1, en consecuencia el efecto generado es que los estados de salida se complementarn cada TPN. La seal CLK, se aplica nicamente a la entrada correspondiente del FF X0. La salida X0, se conecta a la entrada CLK del FF X1 y la salida X1, se conecta a la entrada CLK de X2. A continuacin se presentan las formas de onda resultantes de sta configuracin.
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El FF X0, se complementa en la transicin TPN, de cada pulso de la entrada de reloj. As la forma de onda de salida X0. tiene una frecuencia que es exactamente un medio de la frecuencia de la seal de reloj. El FF X1, se complementa cada vez que la salida X0, pasa de ALTO a BAJO. La forma de onda X1 tiene una frecuencia igual a exactamente un medio de la frecuencia de salida X0, y por tanto un cuarto de la frecuencia de reloj. El FF X2, se complementa cada vez que la salida X1, pasa de ALTO a BAJO. La forma de onda X2 tiene una frecuencia igual a exactamente un medio de la frecuencia de salida X1, y por tanto un octavo de la frecuencia de reloj.
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Cada salida es una forma de onda cuadrada (ciclo de trabajo 50%). Si agregamos un cuarto FF a la cadena obtendramos una salida con una frecuencia igual a un dieciseisavo de la frecuencia de reloj. Utilizando un nmero adecuado de FF, el sistema puede dividir la frecuencia de ingreso por cualquier potencia de 2. Es decir el uso de N FF, produce una frecuencia de la seal de salida de 1/2N, de la frecuencia de ingreso
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Operacin de Conteo Adems de funcionar como divisor de frecuencia, el sistema anteriormente analizado, tambin opera como contador binario. Esto puede demostrarse al examinar la secuencia de estados de los FF, despus de cada pulso de reloj.
X2
X1
X0
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Diagramas de Transicin de Estados
Otra forma de mostrar como cambian los estados de los FF con cada pulso aplicado del reloj, es mediante un diagrama de transicin de estados, como el de la figura. Cada crculo representa un posible estado como lo indica el nmero binario. Por ejemplo el crculo que indica 100 representa el estado X2=1; X1=X0=0. Las flechas que conectan los crculos muestran como cambian un estado hacia otro, con la aplicacin de cada pulso de reloj.
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Nmero MOD
El contador analizado tiene 23=8 diferentes estados (000 -> 111), ste se conoce como un contador MOD-8, donde el nmero MOD indica el nmero de estados en la secuencia de conteo. Si se agrega un cuarto FF, secuencia de estados contara binario desde 0000 -> 1111 un total 16 estados, a ste sistema se denominara MOD-16. la en de le
En general, si el sistema consta de N FF, el contador tendra 2N estados diferentes, de manera que se trata de un contador MOD-2N, desde 0 -> 2N-1, ANTES DE RETORNAR A CERO.
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DISPOSITIVOS DE DISPARO
Un circuito de disparo tipo Schmitt, no se clasifica como un FF, pero presenta un tipo caracterstico de memoria que lo hace til para aplicaciones. Para la figura el INVERSOR, estndar es controlado por una entrada lgica que tiene tiempos de transicin relativamente bajos, cuando stos tiempos exceden los mximos valores (en funcin de la familia lgica), las salidas de las compuertas lgicas y los inversores pueden producir oscilaciones cuando la seal de entrada pase por el rango indeterminado. Las misma condiciones de entrada tambin pueden generar un disparo errtico en los FF.
Fig. Inversor Estndar, anlisis de la salida debido a transiciones de la seal de ingreso, demasiado lentas .
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Un dispositivo con una entrada de disparo tipo Schmitt, est diseado para aceptar una seal que cambia con lentitud y produce una salida libre de oscilaciones. En general la salida tendr tiempos de transicin muy breves (10ns), que son independientes de las caractersticas de la seal de ingreso. En la figura se nota que la salida cambia de ALTO a BAJO, hasta que la entrada rebasa el voltaje de umbral de ascenso VT+, Una vez que la salida cambia a BAJO, permanecer en ese estado aunque la entrada caiga con debajo de VT+, (sta es una caracterstica de memoria), hasta que sta se encuentre por debajo del umbral de descenso VT-. Los valores de los umbrales varan en funcin de la familia, sin embargo VT+>VT-. 67
Fig. Inversor con entrada tipo Schmitt, anlisis de la salida debido a transiciones de la seal de ingreso.
Los diseadores de circuitos lgicos, emplean CI con entradas tipo Schmitt, para convertir seales lentas en seales rpidas y libres de oscilaciones que puedan controlar las entras de un CI estndar. Existen varios CI tipo Schmitt, por ejemplo 7414, 74LS14 y 74HC14, que contienen seis inversores con ste tipo de entrada. Los circuitos 74132, 74LS132, 74HC132, contiene dos compuertas NAND, un total de cuatro entradas tipo Schmitt.
Fig. Inversor con entrada tipo Schmitt, anlisis de la salida debido a transiciones de la seal de ingreso.
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MULTIVIBRADOR MONOESTABLE
Al igual que el FF, el multivibrador monoestable, tiene dos salidas Q y Q, que son inversas entre s. A diferencia del FF, el MV monoestable, tiene un solo estado de salida estable (normalmente Q=0; Q=1), estado en el que permanece hasta ser disparado por el flanco correspondiente de la seal de entrada. Una vez disparado las salidas del monoestable cambian Q=1; Q=0. Permanecen en ese estado casi estable durante un tiempo Tp, determinado por una red RC, posteriormente regresan al estado inicial estable hasta que sea disparado nuevamente. Existen dos tipos de MV Monoestables, reactivables y no reactivables
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Multivibrador Monoestable No Reactivable
Fig. Multivibrador Monoestable no reactivable, smbolo y formas de onda

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Multivibrador Monoestable No Reactivable
Fig. Multivibrador Monoestable Reactivable, smbolo y formas de onda en comparacin con un MV Monoestable no reactivable
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Dispositivos Reales
Existen versiones de monoestables disponibles en CI: 74121 y 74LS121, contienen un monoestable no reactivable, los CI 74221, 74LS221 y 74HC221, contienen dos monoestables no reactivables, los CI 74122 y 74LS122, contienen un monoestable no reactivable y finalmente los CI 74123, 74LS123 y 74HC123 contiene dos monoestables reactivables.
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MULTIVIBRADOR AESTABLE
Los FF, tienen dos estados estables, por consiguiente pueden definirse como MV Biestables. Los MV Monoestables tienen un solo estado estable. Finalmente existe un tercer tipo de MV, aquel que no tiene estados estables, denominado MV AESTABLE. Este tipo de circuito lgico cambia sus estados constantemente entre dos estados inestables, el circuito es til para generar seales de reloj para circuitos digitales sncronos.
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Oscilador con disparo Schmitt
En la figura se muestra la configuracin de un MV Aestable empleando un inversor con entrada tipo Schmitt. Se especifican los valores lmite de los resistores para generar la oscilacin cuya frecuencia est definida por la red RC. 74
Temporizador 555 como MV Aestable
El temporizador CI 555, es un dispositivo compatible con la familia lgica TTL, aunque sus aplicaciones son diversas, en la figura se presenta la configuracin para operar como un MV Aestable. 75

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NANOELECTRNICA El futuro de la microelectrnica es la nanoelectrnica. Algunos trabajos han logrado la primera implementacin de nanocircuitos electrnicos programables basados en nanocables de germanio y silicio. La interseccin de dos nanocables se comporta como un transistor de efecto de campo (FET) que permite la implementacin de puertas lgicas y circuitos combinacionales (los llamados NWFET por NanoWire FET). Los autores han fabricado una matriz de puertas programable (PGA) y han programado un circuito sumador con acarreo (SUM), un restador con acarreo (SUB), un multiplexador (MUX), un demultiplexador (DEMUX) y un circuito biestable (flip-flop sncrono tipo D). LECTURA COMPLETA RECOMENDADA. Programmable nanowire circuits for nanoprocessors.
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Figura. Smbolo de un Flip-Flop y definicin de sus posibles estados de salida

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CAPTULO VI: FLIP - FLOP

Resultado del Pulso Bajo en ESTABLECER

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CAPTULO VI: FLIP - FLOP

Condiciones Previas o Iniciales

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CAPTULO VI: FLIP - FLOP

REGISTRO BSICO DE COMPUERTAS NAND Y NOR

Resultado del Pulso Bajo en ESTABLECER

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CAPTULO VI: FLIP - FLOP

Condiciones Previas o Iniciales

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CAPTULO VI: FLIP - FLOP

REGISTRO BSICO DE COMPUERTAS NAND Y NOR

Resultado del Pulso Bajo en RESTABLECER

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CAPTULO VI: FLIP - FLOP

REGISTRO BSICO DE COMPUERTAS NAND Y NOR

Condiciones Previas o Iniciales

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CAPTULO VI: FLIP - FLOP

REGISTRO BSICO DE COMPUERTAS NAND Y NOR

Resultado del Pulso Bajo en ESTABLECER

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CAPTULO VI: FLIP - FLOP

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CAPTULO VI: FLIP - FLOP

REGISTRO BSICO DE COMPUERTAS NAND Y NOR

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CAPTULO VI: FLIP - FLOP

REGISTRO BSICO DE COMPUERTAS NAND Y NOR

Figura. Registro bsico de compuertas NOR y denominaciones de los ingresos y salidas

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CAPTULO VI: FLIP - FLOP

REGISTRO BSICO DE COMPUERTAS NAND Y NOR

Figura. Condiciones de Operacin del Registro Bsico con compuertas NOR

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CAPTULO VI: FLIP - FLOP

SEALES DE RELOJ Y FLIP FLOP SINCRONIZADOS POR RELOJ

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