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Introduzione

Chi ha lavorato con i mainframe utilizza un gergo che non sempre conosciuto da tutti i professionisti che operano nei moderni Datacenter. Questo contribuisce ad avvolgere il mainframe con una sensazione di mondo a s, difcile da penetrare e perpetuato solo da pochi adepti. D'altro canto i pochi adepti sono spesso persone che lavorano da molto tempo sul mainframe ed utilizzano dei termini che danno per scontati, considerati di base o talmente elementari, che non si curano di spiegarli. E vero, infatti se ripenso alla mia formazione, questa realt la ritrovo gi nei primi corsi degli anni '80 dove, parlando del sistema operativo, il nostro istruttore si riferiva ai control block come se per noi fosse la cosa pi naturale al mondo. scontata del mondo sapere che cosa sono (e immagino che i lettori ora gi si dividano tra chi sta pensando "e che sono i control block???" e chi sta sorridendo). Queste riessioni mi sono tornate in mente ultimamente leggendo un articolo nel quale si parlava di possibili nuovi chip, pi potenti, per i mainframe IBM zEnterprise. Allora ho avuto l'idea, forse alquanto presuntuosa, di raccontare in modo semplice come fatto un mainframe e spiegare, man mano che vengono introdotti, tutti i termini che vengono utilizzati non lasciando nulla per scontato. Ho pensato che si sarebbe potuto scrivere un libro dove raccogliere tutto l'ABC del mainframe; in modo accessibile per tutti; ossia che permettesse a tutti di capire e padroneggiarne la terminologia, i suoi elementi e le basi di questa tecnologia.

Ho provato prima a fare una ricerca, per vedere se gi erano disponibili delle pubblicazioni simili, ma quelle che pi si avvicinavano alla mia idea erano sempre poco fruibili, e si indirizzavano ad una platea di lettori molto motivati. Non ho trovato nessun libro o withepaper che raccontasse il mainframe senza per forza volerlo insegnare. Quindi l'idea mi sembrava essere buona ed andare a riempire un vuoto esistente. Per pi pensavo a come strutturare una simile realizzazione e pi capivo che questa idea era troppo ambiziosa: mi avrebbe impegnato in un lavoro enorme e i risultati si sarebbero potuti vedere e condividere solo dopo molti mesi. Insomma buona lidea ma eccessiva per una persona sola. Pi ci riettevo e pi mi rendevo conto che era questo il motivo di tale vuoto e mi dispiaceva che, solo per motivi di tempo, non sarei riuscito a portarla a termine. Allora mi venuta in mente la soluzione, che in fondo l'uovo di Colombo: non un un libro, ma una serie di quaderni che di volta in volta affrontano un aspetto di questo mondo raccontandolo come fatto isolato e descrivendo un percorso non esaustivo della materia, ma soddisfacentemente coerente sullaspetto trattato . Questo quindi il primo quaderno che vuole proporre una specie di viaggio nel mainframe dal suo esterno, di cui verranno descritti laspetto e le sue componenti, no ad arrivare al cuore: il processore. Per semplicit verr preso come riferimento lo zEnterprise z196.

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E ovvio che tale approccio sora e non tratta allo stesso modo tutti gli elementi del mainframe, ad esempio lI/O, ma non nello spirito del quaderno che vuole seguire una traccia specica. Daltronde queste mancanze potranno essere spunto per altri quaderni.

P.S. appena nita lultima revisione del quaderno, il 28 Agosto 2012, stato annunciato un nuovo sistema: lo zEnterprise EC12. Non sapevo se mandare tutto allaria e iniziare nuovamente o se far nta di nulla e condividere questo quaderno. Ho preso, per ora, una decisione intermedia lasciando il percorso descritto con lo z196 ed aggiungendo un capitolo solo sulle differenze del processore. Dico per ora perch prima o poi (o se qualche volontario si offre...) far una nuova edizione tutta sullo zEnterprise EC12.

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Come si presenta un mainframe zEnterprise

Il mainframe stato da sempre associato a un'immagine di qualcosa di grosso, mastodontico e ingombrante, ma anche di potente e robusto. Questassociazione se l' guadagnata n dall'inizio poich il dispositivo che consideriamo mainframe occupava svariati metri quadrati, appariva come un insieme si scatoloni metallici di colore girgiastro, collegati fra loro, che si
Figura 1.1 Datacenter degli anni 80

primi modelli e, in seguito, tramite un paio di terminali di solito sistemati su fredde scrivanie discoste come per allontanare ancora di pi l'essere umano da questo concentrato di tecnologia. Questaspetto conferiva al posto chiamato Centro di Calcolo prima o Sala Macchine poi, un aspetto misterioso e inaccessibile per gli occhi dei non addetti ai lavori.

Ma dalla met degli anni 90 le dimensioni dei mainframe si sono notevolmente ridotte e, a dispetto dell'aumentare della potenza, la loro presenza non stata pi cos prepotente ed invadente; questo cambiamento, dovuto essenzialmente a motivazioni tecnologiche, ha portato delle novit

Figura 1.2 IBM z9

anche sul piano estetico. Quello che prima si presentava come snodava all'interno dei data center concedendosi al contatto umano solo attraverso un pannello di luci e interruttori nei un labirinto di lamiere grigie interrotto da qualche sportello

colorato (di solito azzurro) ora appariva come un unico armadio tutto nero. Una modica estetica di questo tipo a me ha sempre ricordato il monolite del lm 2001 Odissea nello spazio di Stanley Kubrick del 1968. Anche oggi vedendo un modernissimo zEnterprise
Figura 1.3 Dimensioni dell z196

vedere dalla sua pianta in Figura 1.3, occupa meno di 3.5 metriquadri. Quello che si distingue immediatamente che lo zEnterprise formato da due blocchi simili: questi blocchi somiglianti ad armadi si chiamano frame; a sinistra c la frame Z ed a destra la frame A. Le frame sono di fatto le strutture metalliche allinterno delle quali vengono montate tutte le componenti del sistema e sulle quali vengono ssati i coperchi neri che chiudono lelaboratore e contribuiscono, con le apposite feritoie, a realizzare il percorso dellaria utilizzata per il raffreddamento. Queste strutture metalliche sono realizzate seguendo lo standard EIA (Electronic Industries Association) che denisce le regole per la realizzazione meccanica. Gli elementi che costituiscono lelaboratore possono essere montati ssandoli direttamente sulle frame oppure allinterno di altre strutture metalliche ssate alle frame che formano una specie di gabbia allinterno della quali vengono montati i componenti; queste strutture vengono chiamate cage (appunto

difcile che non ritornino alla mente le immagini di quel lm. Dalla Fig. 2 si vede che un po' meno liscio, ma con un aspetto simile: tra il misterioso ed il futuristico. Questo blocco di solito chiamato zCPC anche se il nome esatto Central Processing Complex (CPC); come si pu
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gabbie). Istintivamente lo zCPC viene da paragonarlo allunit centrale di un PC, ossia la scatola che di solito abbiamo sotto la scrivania e da cui si accende e spegne il PC. Per una

similitudine non proprio esatta perch nel PC c' qualcosa di pi: ci sono anche i dischi, mentre nello zCPC lo storage esterno. Il paragone pi adeguato allora forse con la scheda madre di un PC, ma questa ha qualcosa di meno: l'alimentatore, nello zCPC i componenti per fornire l'energia elettrica sono inclusi. Insomma, qualcosa di pi, qualcosa di meno a grandi linee abbiamo inquadrato cosa lo zCPC, e nel prossimo capitolo andremo a descrivere nel dettaglio cosa contiene.

L'unit centrale del mainframe: il Central Processing Complex

Iniziamo le nostre scoperte in senso stretto, ossia partendo dal vedere, senza i vari sportelli, i dettagli che di solito sono nascosti allinterno di questo mainframe. Per questa analisi prendiamo in considerazione il modello di zEnterprise z196 raffreddato ad aria; per i pi curiosi tutte le differerenze tra il modello ad aria e quello ad acqua si possono trovare nel libro z196 System Overview SA22-1086 e, a meno che non vogliate smontarlo, non sono fondamentali per acquisire una conoscenza di base. Dunque il nostro zEnterprise, spogliato dai coperchi appare come si vede nella Figura 2.1. Iniziamo ora il nostro viaggio per vedere quali sono le componenti nel suo interno. Partendo dallalto in entrambe le frame si vedono due rettangoli orizzontali: sono le batterie interne, sono un optional
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o, come pi corretto dire, una optional feature e servono in caso di interruzione della corrente a mantenere alimentato il mainframe per un tempo, variabile in funzione della congurazione, dai 7 ai 10 minuti. Ovviamente non sono una fonte di alimentazione sufcente per far lavorare lo zCPC in assenza di corrente come se nulla fosse accaduto, ma sono essenziali per mantenerne loperativit se le sorgenti di alimentezione di emergenza del datacencer non intervengono immediatamaente o hanno dei ritardi nei loro meccanismi di automazione. Il nome esatto di quesa feature Internal Battery Feature (IBF). Proseguendo nella frame di sinistra, la frame z, verso il basso troviamo i Power Supplies che servono a fornire lenergia elettrica necessaria a tutto lo zCPC. Questi alimentatori si

Figura 2.1 Linterno dello z196 visto di fronte

occupano principalmente di convertire e stabilizzare lenergia elettrica esterna e distribuirla agli altri componenti o ad altri appositi convertitori che, a loro volta, trasformano la tensione ricevuta in tensioni utili ai vari dispositivi. Un esempio, di questi altri alimentatori, lo vedremo successivamente allinterno del Processor Cage. Ancora pi in basso nella frame z ci sono 2 Support Element (SE). Sono due laptop ssati allo zCPC e comunicanti, attraverso una rete dedicata interna chiamata service network, con tutte le componenti dello zCPC. Questi due sistemi servono per svolgere un insieme di compiti essenziali sia per il funzionamento che per la gestione dellhadware:

mantengono una copia dellInput/Output Conguration Data Set (IOCDS) che un le contenente le informazioni sulla congurazione dellI/O

controllano lo stato dello zCPC e inviano gli eventi ed i messaggi ricevuti alla consolle HMC.

comunicano con tutti i dispositivi dello zCPC per ricevere informazioni sul loro stato e per inviare i comandi ricevuti dallHMC od inviati da un operatore direttamente dallSE.

Ovviamente gli SE sono due per un motivo di afdabilit, ma solo uno alla volta pu essere operativo. Dietro ai due SE e anche in fondo ad entrambe le frame ci sono 3 I/O Cage contenenti gli elementi necessari alla connettivit verso lo storage e la rete. Risalendo verso lalto nella frame A (quella a destra) troviamo il sistema di raffreddamento composto, nel caso preso in esame da due Modular Refrigeration Unit (MRU) che provvedono, con ussi di aria forzata, al raffreddamento dei processori sovrastanti. Nel caso di raffreddamento ad acqua la disposizione dellI/O Cage nella frame A differente ed messa al posto delle MRU; il raffreddamento demandato a due unit chiamate Modular Water Unit (MWU) poste in basso per facilitare il collegamenti con il circuito idraulico.

comunicano con lHardware Management Console (HMC) ricevendo da questa i comandi e smistandoli ai vari dispositivi. Finora non abbiamo mensionato mai lHMC: un terminale che deve essere smpre collegato allo zCPC per poter effettuare le attivit di congurazione e di controllo dellhardware.

mantengono una copia della congurazione dello zCPC in modo da poterla riattivare correttamente in caso di PowerON.

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In questa breve scansione dello zCPC a nudo manca solo la parte dei processori che vedremo a fondo nei prossimi capitoli.

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Il contenuto del Processor Cage: i Book come confezione per i chip

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Eccoci dunque al cuore del mainframe, quello contenete i processori: il Processor Cage. In realt questa una struttura
Figura 3.1 Processor Cage e Book

dalla foto il Processor Cage pu ospitare no a 4 Book; ciascun book collegato con gli altri attraveso una rete point-to-point in modo che ciascuno sia sempre connesso, se installati, verso gli altri 3 (vedi Figura 3.2). Le connessioni tra i book sono realizzate tramite delle porte chiamate Fabric Book Connectivity (FBC). E sottointeso che le linee utilizzate per i collegamenti nello schema logico di Figura 3.2, rappresentano in realt due collegamenti paralleli tra i book. Questa tipologia
Figura 3.2 Collegamento point-to-point tra i book

che serve ad ospitare, inseriti su apposite slitte, i Book che possiamo considerare come le scatole con cui vengono confezionati i processori dello z196 assieme alla componentistica pi afne come le memorie, le cache, i clock, etc. Nella foto di Figura 3.1 si vede il cage con un book estratto e, nella foto di il book visto di anco. Come riportato nelle varie brochure e withepaper dellIBM, ma come anche chiaro
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di connettivit permette di vedere lo z196 come un Symmetric Multi-Processor (SMP) e di far accedere la memoria di un book anche dai processori sicamente installati sugli altri book. I componenti interni sono visibili in Figura 3.3. In particolare si pu distinguere:

un Multi Chip Module (MCM) che il cuore del mainframe costituito da un circuto integrato delle dimensioni di 96mm x 96mm, contenente 6

Figura 3.3 Linterno del book

no a 8 schede per il trasferimento dati chiamate fanout card Host Channel Adapter (HCA) che possono essere una combinazione di:
-

HCA2-C che utilizza un collegamento in rame. per la connessione interna tra il book e lI/O Cage

HCA2-O che utilizza un collegamento in bra, per la connessione Inniband tra differenti zCPC e supporta distanze no a 10km senza altri dispositivi.

3 Distributed Converter Assembly (DCA) che convertono la tensione ricevuta dal Power Supply nelle tensioni necessarie allinterno del book. Sono 3

microprocessori quadcore e 2 storage control chip con 192 MB di cache di Livello 4 (L4 cache). Questi Storage Controller, come vedremo, svolgono un ruolo fondamentale nellarchitettura del mainframe sia per laccesso alla memoria che per la connettivit dei book.

per realizzare una ridondanza del tipo 2+1 in modo che il malfunzionamenti di un DCA non inuisca sulle attivit del book. Inoltre possibile effetuare interventi di manutenzione senza dover fermare e tantomeno spegnere lelaboratore. 2 schede Flexible Service Processor (FSP) per collegare il book con il Support Element (SE). Anche qui vengono utilizzate due schede per motivi di ridondanza. Nelle gure non si vedono bene, ma sono posizionate sul davanti del book sopra le fanout card.

30 connettori per memory DIMMs (Dual Inline Memory Modules) che permettono di mettere a disposizione da 60 no a 960 GB di memoria sica per il book.

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Figura 3.4 Schema Logico di un book

al funzionamento ed alla afdabilit dei componenti produttivi ed costituita dal Flexible Service Processor (FSP) e dal DCA per lalimentazione elettrica. Come si pu vedere dallo schema logico, i collegamenti verso lesterno del book vanno in quattro direzioni: dallMCM verso gli altri book e verso lI/O Cage per le componenti produttive, mentre per le componenti ausiliarie vanno verso il Power Cage e verso i due Service Elements.

Per riassumere, anche se non una operazione riportata in alcun testo, possiamo tentare di classicare tutti gli elementi visti nora in due tipologie: la prima che pu essere chiamata quella delle componenti produttive, contiene le cose importanti per svolgere il lavoro dellelaboratore, ossia la memoria, lMCM e le fanout card; queste componenti sono rappresentate in blu nello schema logico di Figura 3.4. La seconda tipologia contiene le componenti ausiliarie necessarie
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Il Serbatoio dei dati: la memoria

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LMCM per comunicare con la memoria utilizza 3 Memory Control Unit (MCU) ciascuno dei qual utilizza 5 canali, secondo un disegno di 4+1 che realizzano unarchitettura di memoria chiamata Redundant array of independent memory (RAIM) utilizzata per aumentare lafdabilit. A ciascun canale pu essere collegata una o due slot su cui vengono
Figura 4.1 Schema logico della RAIM

Quindi 2 DIMM x 5 canali x 3 MCU sono esattamente i 30 slot a disposizione per la memoria allinterno di un book. E bene ricordare che non si possono installare differenti tagli di DIMM allinterno dello stesso book; se si installano 30 DIMM da 32GB ecco che si arriva al massimo di 960GB per book. Per larchitetture RAIM prevede che un canale, e la memoria ad esso collegata, siano riservati per aumentare lafdabilit in caso di guasto al mantenimento di dati di parit; quindi la memoria disponibile in un book diventa al massimo di 768 GB. In questo modo, per la memoria ci si garantiti per i guasti di un singolo chip, di una scheda di memoria o di un canale di accesso alla memoria. E una tecnica molto simile ai meccanismi RAID utilizzati nei dischi.

installate le DIMM che possono essere di di 4, 16 o 32 GB.

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Verso il cuore delle elaborazioni

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SEZIONE 1

Il Multi Chip Module

Laltro componente di rilievo allinterno del book lMCM che allaspetto un blocco di metallo quadrato di circa 10 centimetri di lato e per aspetto e per parte del contenuto simile alla CPU contenuta nei nostri PC. Questo paragone valido perch in entrambi ci sono i circuiti per eseguire le istruzioni e le

cache utilizzate per mantenere i dati vicino a questi dispositivi. Per, ad unanalisi pi attenta il paragone risulta troppo approssimativo. LMCM concepito per alloggiare pi moduli al suo interno, mentre di fatto le CPU dei nostri PC sono un modulo. E costituito da

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uno substrato di vetro-ceramica, delle dimensioni di 96mm x 96mm, composto da 103 strati allinterno dei quali vengono realizzate le connessioni necessarie al collegamento degli 8 chip che sono alloggiati allinterno dellMCM (vedi Figura 5.1).
Figura 5.1 Linterno del Multi Chip Module (MCM)

di 45 nm (0.045 !m). Questa misura indica le dimensioni minime del gate di un transistor, possiamo prenderla come riferimento per le dimensioni dei transistor allinterno del circuito integrato. Per avere unidea delle dimensioni a cui si fa riferimento basta ricordare che un capello delle dimensioni di circa 80000nm e un globulo rosso umano di 6000-12000nm. Comunque 45nm ad oggi non la pi piccola delle tecniche possibili, sul mercato esistono dei dispositivi realizzati con tecniche da 32nm e 22nm. Ovviamente pi si miniaturizza il processo di costruzione e maggiori sono i costi di realizzazione, ma maggiore anche la dispersione di energia dovuta alleffetto del leakage, una dissipazione che aumenta esponenzialmente con il ridursi delle distanze costruttive. Nei sistemi zEnterprise, a differenza dei PC e dei notebook, le dimensioni non sono un grosso vincolo, penso che quindi la scelta della tecnologia di 45nm sia stata il risultato di un bilanciamento tra costi, potenza e prestazioni. A seconda delle congurazioni un MCM contiene 6 o 4 Processor Unit Chips (PU Chip) e 2 Storage Control (SC).

Ciascuno dei chip delle dimensioni di 23.7mm x 21.5mm, ed costruito con tecnologia Complementary Metal Oxide of Silicon (CMOS) 12s. Questa tecnologia utilizza 13 strati di interconnessioni in rame e tecnologie silicon-on insulator (SOI). Il processo litograco utilizzato per la realizzazione dei chip

Ciascun SC contiene una cache di 96 MB eDRAM, la logica per interfacciare i core contennuti nei PU Chip e la logica per realizzare la congurazione SMP tra i book (vedi Figura 3.2). I due SC sono costruiti in modo da presentare ai core dei PU Chip una visione unica dei 192MB che vengono utilizzati come cache di livello L4.
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Inoltre nellMCM sono alloggiati 4 chip SEEPROM(S) (2 + 2 ridondati) contenenti dati di congurazione dellMCM stesso. I collegamenti dallMCM verso lesterno sono illustrati nella Figura 4.2.
Figura 5.2 Connessioni esterne dellMCM

MCU0-MCU2 e verso gli altri MCM allinterno degli altri book con i sei FCB. Inoltre co sono gli ovvi collegamenti per lalimentazione e quelli verso lFSP per le operazioni di congurazione e controllo; nella gura riportato soltanto questultimo il Processor Support Interface (PSI) in rosso.

In sintesi co sono i collegamenti per le operazioni di I/O verso le fanout card tramite le linee GX0-GX7, verso la memoria del book tramite le Memory Control Unit con i collegamenti
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SEZIONE 2

Il Processor Unit

Ogni PU Chip e composto da 1.4 bilioni di transistors in 512.3 mm2 ed costituito da 4 core chiamati normalmente Processor Unit (PU). E bene notare un aspetto di terminologia che spesso porta a fare confusione quando si parla
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di PU. Infatti, da un pundi di vista di tecnologia costruttiva con questo termine ci si riferisce al chip contenente i 4 core; normalemente da un punto di vista di utilizzo, o meglio, dal punto di vista del sistema operativo per PU si intende invece il

singolo core. Questa differenza non sempre cos esplicita, un esempio lo vediamo nel IBM zEnterprise 196 Technical Introduction - SG24-7832-01 : nella g. 3.9 al capitolo dal titolo 3.3.1 z196 MCM, sono identicati i sei chip contenenti i processori come PU0, Figura 5.3 Interno di un PU Chip PU1, ..., PU5. Ma successivamente, nel capitoli 3.5 e 3.6 si fa distinzione pi appropriata tra Processor Chip e Processor Unit. Nello specico riferendosi a Processor Unit si dice che: A PU is the generic term for the z/ Architecture processor on the multi-chip module (MCM) or single chip module (SCM). A PU is imbedded in a System z chip core. Associando in questo modo il termine PU al core contenuto nel Chip. In questo quaderno utilizzeremo i termini PU Chip quando ci si riferisce al componente elettronico e PU solamente quando ci si riferisce ad un core. La velocit del clock del PU Chip di 5.2 GHz che ne ha fatto, dal momento dellannuncio, il processore commerciale pi veloce sul mercato. Altri aspetti tecnologici, che ne aumentano signicativamente le prestazioni, sono:
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la possibilit di eseguire le istruzioni in modalit Outof-Order (OOO)

laccesso in memoria per gli operandi delle istruzioni pu non essere fatto nello stesso ordine delle istruzioni (out-of-order operand fetching).
per

ciascun ciclo si possono

decodicare no a 3 istruzioni
per

ciascun ciclo possono essere

eseguite (completate) no a 5 istruzioni Nella Figura 5.6 illustrato un PU chip con evidenziate le differenti componenti interne:
I

4 core numerati da 0 a 3

2 coprocessori per la compressione e la crittograa dei dati. In gura sono identicati con l sigla CoP e sono situati verso la met del PU Chip

Una Memory Control Unit (MCU) per collegare il PU chip alla memoria con due differenti bus di I/O verso la memoria (MC IOs)

Analogamente alla memoria, per le I/O verso lo storage c il GX controller ed i bus per i dati (GX IOs)

Il resto del chip costituito dalle cache interne ed i relativi controllers per collegare le cache alla cache esterna

una cache L1 di 64K per le istruzioni e di 128K per i dati per ogni PU: - una cache di L2 di 1,5MB per dati ed istruzioni condivisa tra ognuno dei 4 PU allinterno di un PU chip: - una cache di L3 di 24MB
-

1.0

Le cache e la loro gerarchia

Nella Figura 5.3 evidenziata a disposizione delle cache allinterno del chip mentre in Figura 4.3 riportato lo schema logico della gerarchia interna al PU Chip. Ciascun PU collega, tramite due cache controller (L3_0 Controller e L3_1 Controller) la propria cache interna di tipo L3 con quella esterna di tipo L4 situata dentro i due Storage Control (SC) presenti nellMCM. Capire la gerarchia delle cache, la loro dislocazione e la loro connettivit serve da una parte a realizzare meglio come sono raggiungibili le prestazioni del mainframe e, dallaltra a comprendere come si ottiene la connettivit tra i differenti book.

Precedentemente (Sez. 1 di questo capitolo) abbiamo visto che allinterno dellMCM ci sono 198 MB di cache L4 condivisa mentre gli altri livelli sono cos dislocati nellinterno del PU Chip:

allinterno di ciascun core (PU):


Figura 5.4 Schema logico delle cache

64k/128K#

L1#

64k/128K#

L1#

64k/128K#

L1#

64k/128K#

L1#

1.5#MB#

L2#

1.5#MB#

L2#

1.5#MB#

L2#

1.5#MB#

L2#

Infatti riprendendo lo schema di Figura 3.2 ed arricchendolo con la struttura delle cache si ottiene lo schema di Figura 5.5 dove evidente che le cache di tipo L4 (contenute nello Storage Controller) rappresentano lanello di connessione tra i vari book ed il meccanismo che permette ad un processore su un book di operare con i dati presenti su unaltro book.

24#MB#

L3#

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Figura 5.5 Interconnessione dei book

Figura 5.6 Connessioni tra PU Chip

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Le connessioni tra i PU Chip

I collegamenti dallMCM verso lesterno li abbiamo visti nella precedente sezione nella Figura 5.2, ma come questi si realizzano allinterno dellMCM tra i vari PU e la cache di tipo L4 li abbiamo solamente schematizzati in Figura 5.5 con le linee rosse e blu. In realt queste linee rappresentano le connessioni che dal L3_x Controller interno al PU Chip vanno verso gli SC. Uno schema pi puntuale dei collegamenti interni allMCM quello di Figura 5.6.

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SEZIONE 3

Come si Caratterizzano i processori

Finora abbiamo visto i singoli PU come motori generici in grado di eseguire le istruzioni richieste. Sul mainframe i processori invece possono essere caratterizzati, ossia possono essere congurati e dedicati allo svolgimento di funzioni

speciche. Vediamo prima di tutto quali sono le tipologie possibili in cui si possono specializzare:

Central processor (CP) E il processore standard, quello che viene messo a disposizione del sistema operativo.

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Internal Coupling Facility (ICF) Viene utilizato dallo z/ OS per realizzare i cluster di pi sistemi. I PU caraterizzati come ICF possono eseguire esclusivamente il Coupling Facility Control Code (CFCC) che appunto il codice dedicato al clustering z/OS.

Financial Reporting. In sintesi allegerisce i CP dal carichi relativi ai dati. Sempre per quanto riguarda i PU bene ricordare che alcuni vengono lasciati inutilizzati per poter sostituirne altri in caso di malfunzione; questi processori sono chiamati PU spare. A secona dei modelli il numero di PU spare in un book varia, ma ve ne sono sempre almeno due in un mainframe. In Figura 4.1 sono riportati i numeri di PU Spare, di SAP, di book utilizzati e di dimensioni dellMCM a seconda dei modelli. Facciamo un esempio per capire meglio la tabella: consideriamo il modello M15, contiene un unico book (First book in tabella) con un MCM (ogni book contiene sempre e solo un MCM) che ha 20 PU ( riportato nella colonna MCM Size); di questi 2 sono Spare e 3 sono SAP come riportato nelle rispettive colonne;
Figura 5.7 PU disponibili in funzione dei modelli

Integrated Facility for Linux (IFL) Viene utilizzato dai sistemi operativi Linux e z/VM quando ospita dei sistemi Linux. Non possibile far eseguire altri sistemi operativi su un IFL.

System Assist Processor (SAP) E dedicato elle operazioni di I/O. Alcuni SAP sono standard, ma se ne possono congurare degli altri in funzione delle esigenze di I/O.

IBM System z Application Assist Processor (zAAP) - E un processore sfruttato dallo z/OS per far eseguire dei workloads particolari: la IBM Java VM e le operazioni su XML. In sintesi serve per allegerire i CP dal carico Java.

IBM System z Integrated Information Processor (zIIP) Anche questo viene utilizzato dallo z/OS e permette lesecuzione di XML System Services, attivit di IPSec, alcune attivit della DB2 DRDA, star schema, attivit HiperSockets per messaggi di notevoli dimensioni, e lattivit scaturita dall IBM GBS Scalable Architecture for quindi ne restano 15 utilizzabili.

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zEnterprise EC12 rivoluzione dopo rivoluzione

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Il 28 Agosto 2012 stato annunciato da IBM il successore del sistema z196: lo zEnterprise EC12. Intanto notiamo il nome che, mentre per lo z196 signicava il primo sistema con 96 processori, per questultima macchina viene ripresa la numerazione delle generazioni (z9, z10 in precedenza) e quindi il nome contiene il numero della dodicesima generazione. Se volessimo ripetere il viaggio dai coperchi al processore che abbiamo fatto per lo z196 il percorso ci proporrebbe molte similitudini. Ma dal punto di vista tecnologico delle prestazioni del processore ci sono signicative novit. Le frame restano sempre 2, ma laspetto estetico decisamente nuovo. I book, allinterno del Processor Cage, possono essere al massimo 4 come prima. LMCM ha le stesse dimensioni e contiene sempre 2 SC che ora contengono ciascuno 192MB di cache e 6 PU Chip. Le maggiori novit sono relative ai PU Chip che sono con 6 core ciascuno e possono essere congurati, a seconda dei modelli, per avere 4, 5 o 6 core attivi. La differenza iniziale che balza agli occhi il clock del processore che, un po in controtendenza con le altre aziende produttrici di chip, ancora aumentato: ora di 5.5Ghz confermando anche lEC12 come il sistema commerciale con il processore pi veloce. La sua tecnologia costruttiva passata dai 45nm ai 32nm, ma senza pagare alcun pegno al consumo energetico. Gli strati di
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Figura 6.1 Il PU Chip del nuovo EC12

interconnessioni in rame e tecnologie silicon-on insulator (SOI) sono diventati 15 invece che 13 ed ora un chip contiene 2.75 Bilioni di transistor. La gerarchia di cache stata migliorata, allinterno di ciascun core ora ci sono:

L1 cache di 160 KB (96KB data + 64KB instructions) L2 cache di 2MB (prima era nel chip, ma esterna al core vedi Figura 5.3 e di 1.5MB)

Fuori dai core, ma sempre nel PU chip:

Le differenze descritte in questo n qui sono quelle che maggiormente si sarebbero evidenziate in un confronto con i precedenti capitoli, ma non sono tutte quelle introdotte dal sistema EC12. Per una descrizione pi dettagliata suggerisco di far riferimento ai Redbook IBM zEnterprise EC12 Technical Introduction SG24-8050-00 oppure al IBM zEnterprise EC12 Technical Guide SG24-8049-00 .

L3 cache di 48MB (prima erano 24MB)

Realizzata dai due SC:

L4 cache di 384MB

Quindi su questo fronte si hanno sia miglioramenti per la latenza in quanto ci sono pi cache nei core che sullefcacia delle cache quasi tutte raddoppiate. Unaltra novit i pi attenti lhanno scoperta tra il confronto di Figura 6.1 con Figura 5.3, non appaiono pi i coprocessori per la compressione e la crittograa. In realt da 2 che erano sono diventati 6 e, grazie al maggior processo di miniaturizzazione, sono stati inseriti allinterno dei core stessi. Altre novit introdotte nellarchitettura sono:

migliore meccanismo di branch prediction miglior del rapporto prestazioni/watt rispetto allo z196

il design dei meccanismi di Out-of-Order execution stato rinnovato aumentandone lefcacia

il DAT (Dynamic Address Tranlation) stato modicato per supportare pagine di 2GB (prima erano di 1MB)

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Conclusione

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Termina qui il viaggio che, partendo dai coperchi del mainframe ci ha portato dritti verso il suo cuore: il processore. Si voluto presentare con il suo nome ciascun componente incontrato e, nei limiti del possibile spiegarne brevemente il suo compito. Ovviamente il percorso del viaggio stato scelto da me in modo del tutto soggettivo includendo ed escludendo quello che ritenevo poco interessante. Ma come in tutte le comitive che prendono parte ai viaggi non detto che tutti i lettori siano daccordo. Quindi vi invito a farmi arrivare i vostri commenti e le vostre osservazioni su eventuali inesattezze in modo da poter migliorare e completare questa succinta pubblicazione. Non posso non terminare senza ringraziare i miei familiari per aver sopportato i miei, pi frequenti del solito, ritiri dietro al PC durante questestate per scrivere, leggere e correggere questo quaderno. Un ringraziamento lo voglio anche fare a Ludovica Conte Marotta del Marketing IBM ed ad Alessandra Apicella delle Relazioni Esterne di IBM che mi hanno fornito preziosi suggerimenti in questa che per me la prima esperienza di scrittura e condivisione.

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APPENDICI

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RIFERIMENTI

IBM: z196 Specications


http://www-03.ibm.com/systems/z/hardware/zenterprise/z196_specs.html

Slideshare.net: A closer look at the value of z enterprise


http://www.slideshare.net/IBM_Software_Polska/session-2-a-closer-look-at-the -value-of-z-enterprise-v2

IBM: z196 System Overview SA22-1086


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http://www-01.ibm.com/common/ssi/apilite?infotype=SA&infosubt=ST&lastday s=1825&hitlimit=200&ctvwcode=US&pubno=ZSQ*USEN&appname=STG_ZS _USEN_FQ&additional=summary&contents=keeponlit

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