Guia do Trabalho Prtico-Laboratorial N 1

Experincias com Portas Lgicas, Circuitos Combinatrios, Multiplexadores, Flip-Flops e Circuitos Sequenciais
Sistemas Digitais II
Licenciatura em Engenharia Electrnica e de Computadores

Maro de 2012 Prof. Nuno Peixoto

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2011/2012

Introduo
O trabalho prtico-laboratorial presente neste guia tem como principal objetivo a consolidao dos conhecimentos adquiridos na Unidade Curricular (UC) de Sistemas Digitais I e a aprendizagem de conceitos relacionados com as caractersticas elctricas dos circuitos digitais. Este trabalho permitir avaliar a capacidade dos alunos construrem e implementarem circuitos digitais combinatrios e sequenciais sendo um pr-requisito para o trabalho prticolaboratorial nmero 2.

Pr-requisitos
Antes de realizar o trabalho os alunos devem ter estudado os seguintes tpicos, em funo da parte do trabalho que esto a executar: Preenchimento de tabelas de verdade; Construo de diagramas lgicos; Minimizao (algbrica e por mapas de Karnaugh) de expresses lgicas; Tipos de portas lgicas; Circuitos integrados utilizando lgica combinatria (SSI e MSI); Fan-Out de portas lgicas TTL; O que e como funciona um multiplexador; Funcionamento interno de uma latch S-R; Distino entre uma latch e um flip-flop; Funcionamento de um flip-flop do tipo D e do tipo J-K; Obteno de flip-flops do tipo T (toggle) a partir de flip-flops de outro tipo; Diferenas entre lgica combinatria e lgica sequencial; Construo de diagramas de estado e diagramas temporais;

Durao e avaliao do trabalho

O trabalho prtico-laboratorial ter uma durao de 3 aulas de 4h. O guia foi dividido em 3 partes para coincidir com a durao de cada aula (4h). Cada grupo dever, obrigatoriamente, entregar as fichas de registo, que se encontram ao longo do guia, no final de cada aula, em funo do trabalho desenvolvido nessa mesma aula. No sero aceites fichas de registo relativas a aulas anteriores. A avaliao ser baseada nas fichas de registo e nas implementaes efetuadas durante a aula. A impresso deste guia obrigatria.

Elementos de estudo
Diapositivos das aulas John F. Wakerly (1999). Digital Design 3rd Edition. Prentice Hall M. Morris Mano, Michael D. Ciletti. (2012). Digital Design. 5th Edition Morgado Dias. Sistemas Digitais Princpios e Prtica. 2 Edio. FCA Datasheets dos circuitos integrados utilizados

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1 Aula (4 horas)
H algumas regras de bom senso que devem ser utilizadas quando se desenham circuitos lgicos. Um bom desenho do circuito no s facilita a leitura, mas tambm e acima de tudo, facilita a depurao de erros, ou a deteco de problemas de funcionamento, j que fornece toda a informao necessria quando se torna necessrio inspecionar partes do circuito. Dever, para seu prprio benefcio, seguir o conjunto de recomendaes aqui feito, e que se ilustra no diagrama lgico da Figura 1. Repare que: Os circuitos integrados utilizados esto numerados (IC1, IC2); Alm da numerao, todos os circuitos integrados esto devidamente identificados, atravs da sua referncia standard; Todos os pinos de entrada e sada esto igualmente identificados. Desta forma nunca se confundir o pino 1 de IC1 (um 7400 QUAD 2-input NAND gate) com o pino 1 de IC2 (um 7420 DUAL 4-input NAND gate).

Figura 1 - Esquema de um circuito lgico.

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1. Implemente um inversor (NOT) utilizando apenas portas NAND. Represente o circuito que montar e preencha a respetiva tabela (Tabela 1). 0 1
Tabela 1

2. Implemente um AND, OR e NOR lgicos de duas entradas utilizando apenas portas NAND. Preencha as respetivas tabelas.

0 0 1 1

0 1 0 1
Tabela 2

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0 0 1 1

0 1 0 1
Tabela 3

0 0 1 1 0 1 0 1
Tabela 4

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3. Implemente um circuito digital que efetue a comparao de dois bits. Se os dois bits presentes s suas entradas forem iguais, (ambos 1 ou ambos 0), a sua sada dever apresentar o valor lgico 1. Caso contrario, a sua sada apresentar o valor lgico 0. Construa o mapa de Karnaugh, desenhe o diagrama lgico e monte o circuito, baseado numa implementao com portas NAND.

Que alteraes tm de ser feitas para que o circuito funcione ao contrrio, isto , a sada apresente o valor lgico 1, quando as entradas forem diferentes?

Qual o tipo de circuito que est aqui em questo?

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Licenciatura em Eng. Electrnica e de Computadores Sistemas Digitais II 4. Medio do tempo de propagao em portas TTL

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O tempo de propagao de uma porta corresponde ao intervalo de tempo que decorre entre uma alterao do valor lgico da entrada e o seu efeito na sada, quando comparamos pontos de referncia especficos da forma de onda. Na famlia TTL standard o tempo de propagao da ordem dos ns. H no entanto vrias sries, dentro da famlia 74, que se diferenciam pelas suas caractersticas elctricas e de comutao, nomeadamente pelo facto de possurem tempos de propagao diferentes, como pode comprovar ao analisar a informao apresentada na Tabela 5. Repare que, a diminuio do tempo de propagao consegue-se custa de mais corrente, o que se traduz num consumo de potncia superior. A nica exceo a srie 74F (Fast TTL), com um tempo de propagao e um consumo de potncia muito baixos. Sries TTL 74S 74LS 74AS 74ALS 74F Tempo mximo de propagao (ns) 3 9 1,7 4 3 Potncia consumida (mW) 19 2 8 1,2 4

Tabela 5 - Tempos de propagao de vrias sries TTL.

Na literatura tcnica o tempo de propagao vem referido como (low to high) e (high to low), j que os tempos de propagao para subidas e descidas do sinal de sada podem ser diferentes. Na Figura 2 podem ser vistos os tempos de propagao na folha de especificaes tcnicas do SN74LS00.

Figura 2 - Tempos de propagao na folha de especificaes tcnicas do SN74LS00.

Figura 3 - Montagem.

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Efetue a montagem da Figura 3 e verifique, com o auxlio do osciloscpio, o sinal de sada da montagem e transcreva-o para o Grfico 1. Caso tenha problemas em visualizar a forma de onda do circuito, aumente o nmero de portas recorrendo a outro 74LS00.

ESCALAS: _________ _________

Grfico 1 - Forma de onda na sada do circuito.

O que acontece se o nmero de portas utilizado for par? Porqu?

Descreva o funcionamento do circuito.

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Mea o perodo da forma de onda obtida na sada: ________ Verifique o tempo de propagao da porta utilizada, recorrendo seguinte expresso:

Tempo de propagao da porta: ________ Compare o resultado obtido com o que vem mencionado na folha de especificaes tcnicas do fabricante do circuito integrado utilizado, Figura 4.

Figura 4 - Caractersticas de comutao do SN74LS00 mencionadas na folha de especificaes tcnicas.

5. Construo de uma sonda lgica (Fan-Out) O circuito da Figura 5 implementa uma sonda lgica, que til para verificar e testar circuitos digitais. Efetue a montagem do circuito. Verifique a queda de tenso no dodo LED quando ele est aceso: ______ V

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Figura 5 - Sonda lgica.

Repare que a resistncia de 330 associada a cada LED destina-se a limitar a corrente no mesmo, a qual deve estar sempre situada na gama dos 5 aos 40 mA, para garantir timas condies de visibilidade. Note que uma porta TTL standard pode, no mximo, absorver 16 mA e fornecer 0,4 mA. Assim quando a sada do inversor no pino 2 est no estado lgico 0, o LED est diretamente polarizado, e percorrido por uma corrente de: ______ mA Indique a equao que permite obter a corrente no LED e calcule a mesma.

Note que quando se diz que uma porta TTL standard pode absorver 16 mA, isso no pode ser dissociado do facto de o fan-out da mesma ser 10. Procure na folha de dados do fabricante, apresentada neste trabalho, a corrente que pode ser absorvida pela sada de uma porta LS-TTL (Low-power Schottky) no estado baixo: ______ mA e a corrente que pode ser fornecida pela mesma no estado alto: ______ mA Nesta perspetiva, imagine que, na sonda lgica que construiu, substitui as resistncias por outras dimensionadas para acender o LED com a corrente de 8 mA. O que acontece se, nessas circunstncias, ligar, por exemplo, ao pino 2 do esquema da Figura 5, uma entrada LS-TTL adicional? (OBS: no faa esta montagem)

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Descreva o funcionamento do circuito da sonda lgica

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Licenciatura em Eng. Electrnica e de Computadores Sistemas Digitais II 6. Gerador de Paridade Observaes: Grupos mpares: resolvem esta questo para paridade mpar Grupos pares: resolvem esta questo para paridade par

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Introduo Os geradores de paridade so circuitos muito utilizados em comunicaes, j que atravs deles possvel detetar algumas das situaes de erro que ocorrem numa linha de transmisso. Este tipo de circuitos est dividido em dois grandes grupos: geradores de paridade par e geradores de paridade impar. Assumindo que num canal de comunicaes, (por exemplo um canal de comunicaes srie de um computador), a informao circula na forma de grupos de bits a que normalmente se chamam tramas, possvel dentro de cada trama definir um bit, chamado bit de paridade, que vai efetuar o controlo deste tipo de erros. Cada trama, neste caso, ir conter um caracter ASCII. Quem j teve a oportunidade de configurar um canal srie de um PC para ligar um dispositivo externo ao computador, certamente j se apercebeu do facto, de existir entre outros elementos, esta possibilidade de definir a existncia de controlo de paridade par (even) ou impar (odd). Quando esta facilidade est ativada ao nvel do canal de comunicaes, o emissor analisa uma trama de bits a enviar para o canal e insere-lhe um bit de paridade, de tal forma que o nmero total de bits a 1 do caracter a enviar seja par ou mpar (conforme a configurao efetuada). S depois desta ao concluda que a trama enviada para o canal srie. De forma idntica, do lado do receptor, quando a trama recebida, o nmero de bits a 1 da trama analisado e verifica-se se ele par ou impar (em funo da configurao estabelecida). Caso o nmero de bits no esteja correto, diz-se ento que o corre um erro de paridade. Este tipo de controlo no permite detetar todos os erros que podem ocorrer no canal. No entanto permite detetar trocas de um bit, ocorridas por exemplo devido a rudo introduzido acidentalmente na linha. Repare que se houver troca de dois bits na trama o sistema de deteco j no funciona corretamente. Para resolver situaes destas usam-se outras estratgias de controlo de erros, que no vamos aqui analisar. Veja-se um exemplo, com controlo de paridade par, na Figura 6:

Figura 6 - Controlo de paridade par.

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O equipamento receptor recebe uma trama em regime de paridade par, em que o nmero de bits a1 no par e simultaneamente o bit de paridade recebido 0, quando deveria ser 1 para manter paridade par, e emite um alerta de erro. a) Pretende-se implementar um circuito digital capaz de gerar um bit de paridade, para palavras de trs bits. Tabela de Verdade Mapa de Karnaugh

Monte o circuito e teste o seu funcionamento

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b) Apresente o diagrama lgico de um circuito idntico ao da alnea anterior, mas para palavras de 8 bits. Sugesto: tenha em ateno que, dependendo da forma como o problema analisado, a dificuldade pode aumentar em funo do nmero de bits. Comece por analisar o problema, considerando um sistema com palavras de dois bits, e procure depois generalizar para palavras de n bits.

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7. Multiplexadores Qualquer funo lgica que possua entradas e uma nica sada pode ser implementada com o auxlio de Multiplexadores de para 1, de tal forma que, as variveis mais significativas se utilizem como entradas de seleo e a varivel menos significativa se utilize para definir o valor da sada, para as combinaes possveis das entradas de controlo. Num cdigo BCD cada dgito decimal representado por 4 bits (nibble). Na Tabela 6 encontrase a representao em binrio e em BCD dos nmeros decimais de 0 a 15.

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 0000 0001 0010 0011 0100 0101

Tabela 6 - Converso binrio BCD.

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a) Apresente o diagrama lgico de um conversor Binrio BCD para palavras de 4 bits utilizando apenas multiplexadores de 4:1 e, eventualmente, inversores.

b) Implemente o conversor utilizando o circuito integrado 74LS153 que contm dois multiplexadores de 4:1 com duas linhas de seleo comuns. Consulte o datasheet deste circuito integrado. Dois destes CIs devero ser suficientes. No se esquea de colocar a linha STROBE num nvel lgico apropriado, de modo que o circuito funcione corretamente. Sugesto: Utilize os LEDs de que dispe no mdulo didtico para visualizar os valores lgicos das entradas e das sadas e confirme a tabela de verdade do conversor.

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8. Flip-flops possvel obter uma latch numa implementao utilizando apenas portas NAND, tal como o esquema da Figura 7 permite evidenciar.

Figura 7 Latch

implementada com portas NAND.

O que sucede quando se aplica o nvel lgico 0 simultaneamente nas duas entradas?

Quando uma sada provm diretamente de um comutador afetada por problemas de vibrao mecnica (bounce) quando o contato se fecha. Para se garantir que a mudana de nvel lgico se faz sem oscilaes necessrio utilizar um circuito (muitas vezes chamado de debounce) como mostrado na Figura 8.

Figura 8 - Circuito de debounce.

Monte-o e confirme o que foi afirmado.

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a) Um CI 74112 contm dois flip-flops J-K negative-edge-triggered. Teste um deles de forma a poder preencher a Tabela 7.

0 1 1 1 1 1 1

1 0 1 1 1 1 1

X X

X X 0 0 1 1 X

X X 0 1 0 1 X

Tabela 7 - Tabela de verdade do flip-flop J-K presente no 74112.

b) Utilize o 74112 para implementar um flip-flop do tipo T (toggle) e um flip-flop do tipo D, cujas tabelas funcionais se recordam na Figura 9.

0 1
Figura 9 - Tabelas funcionais e smbolos dos flip-flops.

0 1

c) Apresente o diagrama de estados do flip-flop J-K.

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d) Desenhe o esquema do flip-flop do tipo T a partir de um flip-flop do tipo J-K. Apresente o diagrama de estados do flip-flop do tipo T.

e) Desenhe o esquema do flip-flop do tipo D a partir de um flip-flop do tipo J-K. Apresente o diagrama de estados do flip-flop do tipo D.

f)

Utilize o 7474, que contm 2 flip-flops do tipo D positive-edge-triggered, para implementar um flip-flop do tipo T (toggle), cujas tabelas funcionais se recordam na Figura 10.

Figura 10 - Tabela funcional e smbolos do flip-flop do tipo D e do tipo T.

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g) Desenhe o esquema do flip-flop do tipo T a partir de um flip-flop do tipo D.

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9. Gerador de sinal de relgio com o temporizador 555 Os circuitos sequenciais, por norma, necessitam de um sinal de relgio para que as sadas comutem em funo do estado atual e da combinao das entradas. Uma das formas de obter este sinal de relgio poder ser atravs do temporizador 555 operando como multivibrador astvel. a) Com base na informao apresentada na folha de especificaes tcnicas do temporizador 555, efetue a montagem de um gerador de sinal de relgio cuja frequncia deve ser de 1 kHz. Desenhe o esquema correspondente montagem que efetuou, apresentando todos os clculos.

b) Indique o duty-cycle do sinal de relgio que obteve: _______

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10. Estudo de circuitos sequenciais. Considere o circuito digital sequencial cujo esquema se apresenta na Figura 11.

Figura 11 - Esquema de um circuito digital sequencial.

a) Obtenha as equaes de D1 e D2.

b) Obtenha a equao da sada S.

c) Qual a equao caracterstica dos flip-flops utilizados? ________________

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d) Escreva a tabela de transio entre estados e sadas.

e) Desenhe o diagrama de estados.

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f)

Monte o circuito e comprove se o funcionamento do mesmo est de acordo com a anlise efetuada. No se esquea das entradas PRESET e CLEAR dos flip-flops.

g) Desenhe o esquema do circuito que montou.

11. Recorrendo aos CIs MSI 74138 (descodificador de 3 bits) e 74163 (contador de 4 bits), bem como a alguns CIs SSI, implemente um circuito digital que ligue, de forma sequencial, com intervalos de tempo regulares de 0,5 segundos, cada um dos LEDs de um conjunto total de 8, Figura 12. Sugere-se a utilizao do gerador de sinais e dos LEDs do Digital Lab, respetivamente, para gerar o sinal de relgio e visualizar o comportamento do circuito.

Figura 12 - Funcionamento do circuito.

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a) Desenhe o esquema do circuito que montou.

b) Aumente a frequncia do sinal de relgio e verifique o que acontece a partir de um determinado valor. Explique o fenmeno.

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