Documenti di Didattica
Documenti di Professioni
Documenti di Cultura
SDRAM
Synchronous Dynamic Random Access Memory (SDRAM) es una memoria dinmica de acceso aleatorio DRAM que tiene una interfaz sncrona. Tradicionalmente, la memoria dinmica de acceso aleatorio DRAM tena una interfaz asncrona, lo que significaba que el cambio de estado de la memoria se efecta un cierto tiempo (marcado por las caractersticas de la memoria) desde que cambian sus entradas. En cambio, en las SDRAM el cambio de estado tiene lugar en un momento sealado por una seal de reloj y, por lo tanto, est sincronizada con el bus de sistema del ordenador. El Memoria SDRAM. reloj tambin permite controlar una mquina de estados finitos interna que controla la funcin de "pipeline" de las instrucciones de entrada. Esto permite que el chip tenga un patrn de operacin ms complejo que la DRAM asncrona, que no tiene una interfaz de sincronizacin. El mtodo de segmentacin (pipeline) significa que el chip puede aceptar una nueva instruccin antes de que haya terminado de procesar la anterior. En una escritura de datos, el comando "escribir" puede ser seguido inmediatamente por otra instruccin, sin esperar a que los datos se escriban en la matriz de memoria. En una lectura, los datos solicitados aparecen despus de un nmero fijo de pulsos de reloj tras la instruccin de lectura, durante los cuales se pueden enviar otras instrucciones adicionales. (Este retraso se llama latencia y es un parmetro importante a considerar cuando se compra una memoria SDRAM para un ordenador.) Las SDRAM son ampliamente utilizadas en los ordenadores, desde la original SDRAM y las posteriores DDR (o DDR1), DDR2 y DDR3. Actualmente se est diseando la DDR4 y se prev que estar disponible en 2014.
Historia de la SDRAM
Aunque el concepto de memoria DRAM sncrona era conocido desde al menos la dcada de 1970, y fue utilizado con los primeros procesadores de Intel, fue slo en 1993 cuando la SDRAM comenz su camino hacia la aceptacin universal de la industria electrnica. En 1993, Samsung introdujo su KM48SL2000 DRAM sncrona, y en 2000, la SDRAM haba sustituido a prcticamente todos los otros tipos de DRAM en los ordenadores modernos, debido a su mayor rendimiento.
La latencia SDRAM no es intrnsecamente inferior (ms rpido) que la DRAM asncrona. De hecho, las primeras memorias SDRAM eran algo ms lentas que las BEDO-DRAM debido a la lgica adicional. Los beneficios del buffer interno de las SDRAM provienen de su capacidad para intercalar las operaciones en los bancos mltiples de la memoria, lo que aumenta el ancho de banda efectivo.
SDRAM Hoy en da prcticamente todas las SDRAM se fabrican de acuerdo con las normas establecidas por la JEDEC, una asociacin de la industria electrnica que adopta los estndares abiertos para facilitar la interoperabilidad de los componentes electrnicos. JEDEC adopt formalmente su primer estndar SDRAM en 1993, y posteriormente aprob ms normas SDRAM, incluyendo las de DDR, DDR2 y DDR3. SDRAM tambin est disponible en variedades registradas, para sistemas que requieren una mayor escalabilidad, como servidores y estaciones de trabajo. Desde 2007 las SDRAM DIMM de 168 pines no se utilizan en nuevos sistemas de PC, y las DDR de 184 pines han sido sustituidas en su mayora. Las SDRAM DDR2 son el tipo ms comn usado en equipos nuevos, y las placas base y memorias DDR3 estn ampliamente disponibles, siendo incluso ms baratas que los todava populares productos DDR2. Hoy en da, los fabricantes ms grandes del mundo de SDRAM incluyen: Samsung Electronics, Panasonic, Micron Technology, y Hynix.
Generaciones de SDRAM
SDR SDRAM (Single Data Rate SDRAM o SDRAM de tasa de datos simple)
Originalmente conocido simplemente como SDRAM, este tipo de memoria SDRAM es ms lento que las variantes DDR porque slo una palabra de datos se transmite por cada ciclo de reloj (Single Data Rate).
DDR SDRAM (Double Data Rate SDRAM o SDRAM de tasa de datos doble, a veces llamado DDR1)
Artculo principal: DDR SDRAM Mientras que la latencia de acceso de las memorias DRAM est fundamentalmente limitada por la propia matriz DRAM, el sistema tiene un ancho de banda potencial muy alto porque cada lectura interna es en realidad una fila de miles de bits (no una sola palabra de 8 bits). Para hacer este ancho de banda ms disponible para los usuarios se desarroll la interfaz de doble tasa de datos. Este sistema utiliza los mismos comandos, aceptados una vez por ciclo, pero lee o escribe dos palabras de datos consecutivas por ciclo de reloj. Se aadieron algunos cambios menores en la interfaz de temporizacin de SDR, y la tensin de alimentacin se redujo de 3,3 a 2,5 V, por lo que DDR no es retrocompatible con SDR. Las frecuencias reloj tpicas de DDR son de 133, 166 y 200 MHz (7,5, 6, y 5 ns/ciclo respectivamente), generalmente nombradas como DDR-266, DDR-333 y DDR-400 (ya que la tasa de datos es el doble de la frecuencia). Los correspondientes paquetes DIMM de 184 pines son conocidos como PC-2100, PC-2700 y PC-3200. Un rendimiento de hasta DDR-550 (PC-4400) est disponible por cierto precio.
DDR2 SDRAM
Artculo principal: DDR2 SDRAM La DDR2 SDRAM es muy similar a la DDR SDRAM, pero duplica de nuevo la unidad mnima de lectura o escritura interna hasta las 4 palabras consecutivas. Esto permite que la tasa de bus vuelva a doblarse sin necesidad de aumentar la frecuencia de reloj interna de las operaciones de RAM. Por otra parte las operaciones internas se realizan en unidades 4 veces ms grandes que una SDRAM simple (2 ms que la DDR). Sin embargo el interfaz con el bus sigue siendo de dos palabras por cada ciclo de reloj (por eso sigue siendo Double Data Ratio), por lo que la frecuencia interna de la memoria es la mitad que la del bus, manera que esas 4 palabras se presenten en dos pares consecutivos en el bus. El protocolo de bus tambin se simplific para permitir un mayor rendimiento en la operacin. Asimismo se aadi un pin adicional para la seleccin de banco de memoria (Ba2) para permitir 8 bancos en chips de memoria RAM de gran tamao.
SDRAM Las frecuencias de bus tpicas de la DDR2 son 200, 266, 333 o 400 MHz (periodos de 5, 3,75, 3 y 2,5 ns respectivamente), generalmente llamados DDR2-400, DDR2-533, DDR2-667 y DDR2-800. Los correspondientes paquetes DIMM de 240 pines son desde PC2-3200 hasta PC2-6400. La DDR2 SDRAM actualmente est disponible a una velocidad de reloj de hasta 533 MHz, generalmente llamado DDR2-1066 y los mdulos DIMM correspondientes se conocen como PC2-8500 (tambin PC2-8600, dependiendo del fabricante). Un rendimiento de hasta DDR2-1250 (PC2-10000) est disponible por cierto precio. Ntese que debido a que las operaciones internas se realizan a la mitad de la frecuencia de reloj, a igual tasa de datos se tiene una mayor latencia que en DDR. Por ejemplo una memoria DDR2-400 (velocidad del reloj interno de 100 MHz) tiene una latencia algo ms alta que los mdulos DDR-400 (velocidad del reloj interno de 200 MHz).
DDR3 SDRAM
Artculo principal: DDR3 SDRAM DDR3 contina la tendencia, duplicando el mnimo de lectura o escritura en la unidad a 8 palabras consecutivas. Esto permite otra duplicacin de la velocidad de bus sin tener que cambiar la velocidad de reloj de las operaciones internas. Para mantener las transferencias de 800-1600 Mb/s, la matriz RAM interna tiene que realizar slo 100-200 millones de accesos por segundo. Como ocurre con todas las generaciones de DDR, los comandos estn limitados a un ciclo de reloj, y la latencia vuelve a aumentar al tener que convertir una lectura de 8 palabras en 4 pares para su salida al bus. Los chips de memoria DDR3 son actualmente (2012) los ms habituales en equipos nuevos, teniendo frecuencias de bus de 400, 533, 667 y 800 MHz, que se nombran como DDR3-800, DDR3-1066, DDR-1333 y DDR3-1600 respectivamente, y se montan en mdulos PC3-6400, PC3-8500, PC3-10600 y PC3-12800 respectivamente. Tasas de hasta DDR3-2000 estn disponible por cierto precio.
DDR4 SDRAM
Artculo principal: DDR4 SDRAM DDR4 es el sucesor de DDR3, revelado en el foro de desarrollo Intel en 2008, y su lanzamiento es inminente 2012. Se espera que DDR4 alcance el mercado masivo sobre el 2015, lo que es comparable a los 5 aos que llev la transicin de DDR3 a DDR2. Se espera que los nuevos chips tengan una alimentacin de 1,2 V o menos,[1][2] contra los 1,5 V de DDR3, y tasas de datos de hasta 2 GB/s. Se espera que inicialmente tengan frecuencias de bus de 2133 MHz, pero con potencial estimado de llegar hasta los 4266 MHz[3] y bajar el voltaje hasta 1,05 V[4] en 2013. Al contrario que en los anteriores desarrollos, DDR4 no incrementar en ancho de las lecturas, que seguir siendo de 8 bytes como en DDR3,[5] sino que intercalar lecturas en diferentes bancos para alcanzar las velocidades de bus deseadas. En febrero de 2009 Samsung valid los chips DRAM de 40 nm, considerados un avance significativo hacia el desarrollo de DDR4,[6] mientras que los chips actuales comienzan a migrarse a 50 nm.[7] En enero de 2011 Samsung anunci la finalizacin y liberacin para pruebas de un mdulo RAM DDR4 de 30 nm de 2 GB, con un ancho de banda mximo de 2,13 Gb/s a 1,2 V, y usando tecnologa pseudo - denador abierto que gasta un 40% menos que un mdulo DDR3 equivalente.[8][9]
SDRAM
Tabla de caractersticas
Tipo Caractersticas
SDRAM Vcc = 3,3 V Seal: LVTTL DDR1 Acceso mnimo: 2 palabras Vcc = 2,5 V [10] Seal: SSTL_2 (2,5 V) Acceso mnimo: 4 palabras Vcc = 1,8 V [10] Seal: SSTL_18 (1,8 V) Reloj interno a frecuencia 1/2 Acceso mnimo: 8 palabras Vcc = 1,5 V [10] Seal: SSTL_15 (1,5 V) Reloj interno a frecuencia 1/4 Vcc 1,2 V
DDR2
DDR3
DDR4
Obsolescencia de la SDRAM
Existen varios lmites en el rendimiento de la DRAM. El ms conocido es el tiempo de ciclo de lectura, esto es el tiempo entre las sucesivas operaciones de lectura a una fila abierta. Este tiempo se redujo de 10 ns en las SDRAM de 100 MHz a 5 ns en las DDR-400, pero se ha mantenido relativamente sin cambios a travs de las generaciones DDR2-800 y DDR3-1600. Sin embargo, al operar la circuitera de interfaz en mltiplos cada vez mayores de la tasa de lectura fundamental (con periodos cada vez ms pequeos), el ancho de banda alcanzable ha aumentado rpidamente. Otro lmite es la latencia CAS, el tiempo entre el suministro de la direccin de una columna y la recepcin de los datos correspondientes. De nuevo, esto se ha mantenido relativamente constante entre 10 y 15 ns en las ltimas generaciones de SDRAM DDR. En la prctica la latencia CAS es un nmero especfico de ciclos de reloj programados en el registro de modo de la SDRAM, y tenidos en cuenta por el controlador de la memoria SDRAM. Cualquier valor puede ser programado, pero la SDRAM no funcionar correctamente si es demasiado bajo, ya que este valor de guarda no cubrir la latencia real. A mayores tasas de reloj la latencia CAS medida en ciclos aumenta, aunque en el tiempo sea la misma: 10-15 ns son 2-3 ciclos de reloj de 200 MHz de la DDR-400, 4-6 ciclos para la DDR2-800, y 8-12 ciclos para la DDR3-1600. Mdulos SDRAM tienen sus propias especificaciones de tiempo, que pueden ser ms lentas que las de los chips en el mdulo. Cuando los chips SDRAM de 100 MHz aparecieron por primera vez, algunos fabricantes vendan mdulos "de 100 MHz" que no podan funcionar de forma fiable en esa frecuencia de reloj. En respuesta, Intel public el estndar PC100, que describe los requisitos y directrices para la produccin de un mdulo de memoria que puede funcionar de forma fiable a 100 MHz. Esta norma fue muy influyente, y el trmino "PC100" rpidamente se convirti en un identificador comn para mdulos SDRAM de 100 MHz, y los mdulos son ahora comnmente designados como "PC"-nmero (PC66, PC100 o PC133 - aunque el significado actual de los nmeros ha cambiado).
SDRAM
SDR SDRAM
Single Data Rate SDRAM (SDRAM de tasa de datos simple), originalmente conocido simplemente como SDRAM, solo puede aceptar un comando y la transferencia de una palabra de datos por ciclo de reloj. Las frecuencias de reloj tpicas son 100 y 133 MHz. Los chips estn hechos con una variedad de tamaos de bus de datos (los ms comunes de 4, 8 16 bits), pero los chips son generalmente montados en mdulos DIMM de 168 pines que leen o escriben 64 (sin correccin de errores) o 72 (con correccin de errores) bits a la vez. El uso del bus de datos es complejo y requiere un controlador de memoria DRAM complejo, ya que los datos a escribir en la memoria DRAM deben presentarse en el mismo ciclo que el comando de escritura, pero la lectura produce una salida 2 o 3 ciclos despus del comando correspondiente. El controlador de memoria DRAM debe asegurarse de que el bus de datos nunca se requiere para escritura y lectura simultneamente. Las frecuencias tpicas de la SDR SDRAM son de 66, 100 y 133 MHz (periodos de 15, 10, y 7,5 ns). Frecuencias de reloj de hasta 150 MHz estaban disponibles para los entusiastas del rendimiento.
SDRAM
/CS /RAS /CAS /WE BAn A10 H L L L L L L L L L L x H H H H H H L L L L x H H L L L L H H H L x H L H H L L H L L H x x x banco banco banco banco banco banco x x L H x x x x L H L H
Comandos
columna Leer: Leer una rfaga de datos de la fila activa. columna Lea con precarga automtica: Como el anterior, y precarga (cierra la fila) cuando termine. columna Escribe: Escribe una rfaga de datos a la fila activa. columna Escribir con precarga automtica: Como el anterior, y precarga (cierra la fila) cuando termine. row x x x Active (Activar): abrir una lnea de comandos Leer y Escribir Precarga: Desactivar la fila actual del banco seleccionado. Precargar todos: Desactivar la fila actual de todos los bancos. Actualizacin automtica: Actualizar una fila de cada banco, utilizando un contador interno. Todos los bancos deben ser precargado. Registro de modo de carga: A0 a travs de A9 se cargan para configurar el chip DRAM Los ajustes ms importantes son la latencia CAS (2 o 3 ciclos) y la longitud de la rfaga (1, 2, 4 u 8 ciclos)
00
mode
SDRAM automtica a la conclusin de una operacin de lectura o escritura. Una vez ms, hay un tiempo mnimo, la demora de precarga de fila, PRT, que debe transcurrir antes de que el banco est totalmente inactivo y puede recibir otro comando activo. Si bien refrescar una fila es un efecto secundario automtico de activarlo, hay un tiempo mnimo para que esto suceda, lo que requiere un mnimo tiempo de acceso a la fila tRAS, que debe transcurrir entre un comando activa la apertura de una fila, y el comando de precarga correspondiente cierre. Este lmite es generalmente eclipsada por los que desee leer y escribir los comandos a la fila, por lo que su valor tiene poco efecto sobre el rendimiento tpico.
SDRAM Interrupcin de una escritura estallido Cualquier leer, escribir, o la explosin acabar con el comando, para cualquier banco, ponga fin a un estallido escribir inmediatamente, los datos proporcionados en las lneas de DQ cuando se emite el segundo comando slo se utiliza si el segundo comando es tambin una escritura. Es posible poner fin a un estallido escribir con un comando de precarga (para el mismo banco), pero tambin es ms difcil. Hay un mnimo de tiempo de escritura, TWR, que debe transcurrir entre la ltima operacin de escritura a un banco (el ciclo desenmascarado pasado de una escritura de ruptura) y un comando de precarga siguiente, de modo de escritura instantnea slo podr ser resuelto por un comando de precarga si es lo suficientemente los ciclos se enmascaran detrs (con DQM) para compensar la TWR necesario. Una escritura-con-mando automtico precarga incluye esta demora de forma automtica. Interrupcin de una auto-precarga de comandos Manejo de la interrupcin de la lectura y escritura con auto-precarga SDRAM es una caracterstica opcional, pero muchos lo apoyan. Si se utiliza este, la precarga (despus de leer) o TWR esperar seguido de precarga (despus de una operacin de escritura) comienza el mismo ciclo que el comando de interrupcin.
SDRAM
Actualizacin automtica
Es posible cargar un chip de memoria RAM por la apertura y cierre (activacin y precarga) cada fila de cada banco. Sin embargo, para simplificar el controlador de memoria, los chips SDRAM de apoyo a una "actualizacin automtica" de comando, que realiza estas operaciones a una fila de cada banco de forma simultnea. La SDRAM tambin mantiene un contador interno, que itera sobre todos los registros posibles. El controlador de memoria, simplemente debe enviar un nmero suficiente de comandos de actualizacin automtica (una por fila, 4096 en el ejemplo que hemos estado usando) cada intervalo de actualizacin (TREF = 64 ms es un valor comn). Todos los bancos debe estar inactivo (cerrado, precargado) cuando se emite este comando.
SDRAM el controlador de memoria para ser desactivado por completo, lo que comnmente ms que compensa la diferencia.
10
Sucesos de error
Adems de DDR, haba varias otras tecnologas de memoria propuesto para suceder a SDR SDRAM.
Enlaces externos
Wikimedia Commons alberga contenido multimedia sobre SDRAM. Commons Diversos artculos en ingls (mayoritariamente) indicados en referencias Diversas pginas de revistas sobre informtica
Referencias
[1] Looking forward to DDR4 (http:/ / www. pcpro. co. uk/ news/ 220257/ idf-ddr3-wont-catch-up-with-ddr2-during-2009. html) [2] DDR3 successor (http:/ / www. heise-online. co. uk/ news/ IDF-DDR4-the-successor-to-DDR3-memory--/ 111367) [3] Next-Generation DDR4 Memory to Reach 4.266GHz - Report (http:/ / www. xbitlabs. com/ news/ memory/ display/ 20100816124343_Next_Generation_DDR4_Memory_to_Reach_4_266GHz_Report. html). Xbitlabs.com (16 de agosto de 2010). Consultado el 03-01-2011. [4] IDF: DDR4 memory targeted for 2012 (http:/ / www. hardware-infos. com/ news. php?news=2332), hardware-infos.com. Consultado el 16-06-2009(en German). English translation (http:/ / translate. google. com/ translate?hl=en& sl=de& u=http:/ / www. hardware-infos. com/ news. php?news=2332& ei=bi44Sv_wBouZjAfVzYyjDQ& sa=X& oi=translate& resnum=1& ct=result& prev=/ search?q=http:/ / www. hardware-infos. com/ news. php%3Fnews%3D2332& hl=en& safe=off& num=100) [5] JEDEC (2011-08-22). JEDEC Announces Key Attributes of Upcoming DDR4 Standard (http:/ / www. jedec. org/ news/ pressreleases/ jedec-announces-key-attributes-upcoming-ddr4-standard). Nota de prensa. Consultado el 2011-01-06. [6] Gruener, Wolfgang. Samsung hints to DDR4 with first validated 40nm DRAM (http:/ / www. tgdaily. com/ content/ view/ 41316/ 139/ ), tgdaily.com, 4 de febrero de 2009. Consultado el 16-06-2009. [7] Jansen, Ng (20 de enero de 2009). DDR3 Will be Cheaper, Faster in 2009 (http:/ / www. dailytech. com/ DDR3+ Will+ be+ Cheaper+ Faster+ in+ 2009/ article13977. htm). dailytech.com. Consultado el 17-06-2009. [8] Samsung Develops Industry's First DDR4 DRAM, Using 30nm Class Technology (http:/ / www. samsung. com/ us/ business/ semiconductor/ newsView. do?news_id=1202). Samsung (04-01-2011). Consultado el 13-03-2011. [9] http:/ / www. techspot. com/ news/ 41818-samsung-develops-ddr4-memory-up-to-40-more-efficient. html
SDRAM
[10] EDA DesignLine, januari 12, 2007, The outlook for DRAMs in consumer electronics (http:/ / www. edadesignline. com/ 196900432?printableArticle=true). 100622 edadesignline.com
11
12
Licencia
Creative Commons Attribution-Share Alike 3.0 Unported //creativecommons.org/licenses/by-sa/3.0/