Diseo de experiencias prcticas sobre memoria cache En este texto se dan los conceptos claves sobre la memoria cache

para lograr un completo entendimiento del alumno sobre este tema y la utilizacin practica de la memoria cache, adems se da un ejemplo de ejecucin usando un software para el control de memoria cache.. Se plantea un trasfondo dividido en 2: La configuracin y lo Indices de Comportamiento que se utilizan para medir la bondad de la memoria cache en ciertas pruebas.
Configuracion: Tamao Cache Tamao Bloque Correspondencia Volumen Directorio Reemplazamiento

Comportamiento: Tasa de aciertos Tiempo medio de acceso

Parametros de Configuracion: Basandonos en el principio de localidad, la memoria cache no es mas que un nivel o conjunto de niveles, entre los registros del procesador y la memoria principal. El acceso a la memoria se cataloga en fallos o aciertos, en caso de ser acierto no es necesario pasar por memoria principal, en caso contrario se desencadena una seria de acciones con fin de proporcionar informacin entrando en la memoria principal y obviamente actualizando la memoria cache. En este contexto podemos definir el concepto de bloque (o lnea) como la unidad de transferencia entre la memoria cache y la memoria principal. Existe una diferencia en cuanto capacidad entre memoria cache y principal, para eso existe la necesidad de reubicacin de bloques, a estos criterios de correspondencia se les llaman: Directa, totalmente asociativa y asociativa por conjuntos. Consecuencia de esta reubicacin

surgen las etiquetas de bloques para diferenciar en que memoria se encuentran, y adems se necesita saber si la informacin del bloque es valida, es decir hace falta un bit de estado. Se debe definir tambin la poltica de reemplazo de bloques de la cache: Menos reciente usado (LRU), orden de llegada (FIFO), aleatoria, etc. En cuanto a los accesos a memoria, se debe decidir si escribir en ambas memorias (write through), o bien en la memoria cache para luego pasar a memoria principal (write back), esta ultima necesita un bit adicional (bit de modificacin). Analisis de Comportamiento: El comportamiento depende de su confuguracion y patrn de accesos del procesador, normalmente medidos en tasa de aciertos y tiempo de acceso. La tasa de aciertos (H) refleja la proporcin de accesos acertados. El tiempo medio de acceso al sistema de memoria se calcula mediante formula: H x ta + (1-H) x tf, donde ta es el tiempo de acceso en caso de acierto (tiempo de acceso de la memoria cache), y tf es el tiempo necesario para resolver el fallo. Un buen diseo de memoria principal puede reducir el valor de tf . a Actividades sobre Configuracion: Los objetivos de estas actividades son: Adquisicion de conocimientos bsicos relacionados con la informacin de control de memoria. Se plantean las siguientes actividades: Distribucion de los bits de direccin desde el punto de vista de la memoria cache. Calculo del tamao del directorio. Descripcion de la organizacin interna: bits de estado, comparadores, contadores, etc. Actividades de anlisis de supuestos.

En este caso los objetivos: Desarrollo de destrezas complejas y habilidades para toma de decisiones. Actividades se dan como el estudio del efecto sobre las variables de rendimiento en casos como: Segn el grado de localidad de patrones de acceso. Segn tipo de correspondencia Segn poltica de reemplazo. Segn poltica de escritura. Segn organizacin de memoria principal. Metodologia para las Actividades: Ya definidos los objetivos y actividades, se tienen que analizar las variables de enseanza: Proliferacion de internet, enseanza practica, panorama de la universidad, etc. Webcache Herramienta desarrollada en lenguaje Java, ejecutada com applet a travs de internet, aunque tambin se puede ejecutar de manera local. Es capaz de simular grficamente la evolucin del estado de los elementos que forman la memoria cache, siempre bajo el control del usuario.

Organizacin de la memoria principal: secuencial, palabra ancha y entrelazada (organizada en mdulos). Algoritmo de reemplazo de bloques en memoria cache: menos recientemente usado, orden de llegada y aleatorio. Modo de escritura: actualizacin directa y actualizacin posterior. Simulacin grfica: el simulador ofrecer la posibilidad de seleccionarla cuando la configuracin elegida, tanto de memoria cache como de memoria principal, pueda ser representada grficamente en la pantalla. En este caso, se pueden simular grficamente todas aquellas configuraciones con 16 o menos bloques en memoria cache.

En la imagen se supone una memoria principal de 32 KB y una memoria cache de 1KB, cada bloque con un tamao de 64 byts. Esta aplicacin dispone de un tutorial sobre concepto y funcionamiento de la memoria cache.