UNIVERSIDAD NACIONAL DEL CALLAO

FACULTAD DE INGENIERIA ELECTRICA Y ELECTRONICA ESCUELA PROFESIONAL DE INGENIERIA ELECTRONICA LABORATORIO DE SISTEMAS DIGITALES

CONTADORES
Integrantes:
CUYA SOLARI OMAR ANTONIO oacs_198@hotmail.com QUISPE AYUQUE LUIS 072635C varo__@hotmail.com ROBLES PALOMINO ALEXANDER alex_el7489@hotmail.com 070607B 072638B

Grupo Horario: Profesor:

91G

UTRILLA SALAZAR, DARO

2010
UNIVERSIDAD NACIONAL DEL CALLAO

FACULTAD DE INGENIERIA ELECTRICA Y ELECTRONICA ESCUELA PROFESIONAL DE INGENIERIA ELECTRONICA

LABORATORIO 2 DE SISTEMAS DIGITALES

TEMA
PROFESOR
I. INTRODUCCIN En el presente laboratorio, se desarrolla el anlisis funcional de los circuitos secuenciales desarrollados con los biestables (Latch y Flip Flops); que permiten obtener secuencias de estados binarios que al ser decodificados nos permiten obtener una sucesin de estados ascendente, descendente y/o desordenado (escalador) pero peridico, estableciendo el mdulo del contador, permitiendo adems establecer funciones de almacenamiento de pulsos recibidos por el sistema digital (proceso de conteo) y relacionar con la temporizacin de eventos del sistema digital de lgica cableada. II. OBJETIVOS 1. OBJETIVOS GENERALES Analizar e Implementar diversos circuitos secuenciales asncronos y sncronos, relacionados con la generacin de estados ascendentes, descendentes y/o escaladores; implementados con los Flip Flops. La visualizacin del funcionamiento de cada una de los circuitos de contadores son implementados utilizando dispositivos display y/o diodos leds en las salidas. Implementar circuitos bsicos con IC TTL y CMOS. Adquirir destreza para el montaje y cableado de circuitos digitales en el prothoboard. y/o en circuito impreso. Que el estudiante aprenda utilizar los principios bsicos para el anlisis de circuitos digitales secuenciales mediante simuladores y que tenga la capacidad de realizar la deteccin de fallos, corregirlos y comprobar su buen funcionamiento.

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CONTADORES

ING. DARIO UTRILLA SALAZAR

2. OBJETIVOS ESPECIFICOS Para cada circuito y/o dispositivo integrado considerado en el laboratorio. Buscar las referencias correspondientes en los manuales tcnicos adecuados y/o internet. Se analizara la operacin de los circuitos secuenciales para determinar su respuesta en el tiempo (desarrollo de Tabla de estados y construccin del diagrama de tiempo).

 Implementar

cada circuito en prothoboard, analizar su funcionamiento y luego comprobar el funcionamiento de cada uno de ellos; utilizando visualizadores led para las seales de salidas..

I. RESUMEN El experimento consta de circuitos secuenciales que desarrollan las funciones de contadores, por lo que se debe atender especial atencin de su anlisis, funcionamiento, operacin de los circuitos y los resultados obtenidos (respuesta de funcionamiento del circuito, diagramas de tiempo). Por lo que se recomienda efectuar las consultas previas en los apuntes de clases, manuales tcnicos adecuados en relacin a los dispositivos a emplear y los circuitos digitales a implementar. Por ultimo se implementa el circuito con los circuitos integrados realizando conjuntamente pruebas individuales de su funcionamiento y al terminar dicho proceso se procede a hacer las verificaciones y desarrollo de las tablas de estados y construir los diagramas de tiempo.

II. MARCO TEORICO CONTADORES DIGITALES En casi todos los tipos de equipo digital se encuentran flip-flops programados o conectados como contadores, usndose no solamente como contadores sino como equipo para dar la secuencia de operacin, divisin de frecuencias, as como para manipulacin matemtica. En el sentido ms elemental, los contadores son sistemas de memoria que recuerdan cuntos pulsos de reloj han sido aplicados en la entrada. La secuencia en que esta informacin se almacena depende de las condiciones de la aplicacin y del criterio del diseador de equipo lgico. Muchos de los contadores ms comunes se encuentran disponibles en paquetes de circuitos integrados.

a) CONTADORES ASNCRONOS (TIPO RIZADO)

El contador tipo rizado es un contador bsico comnmente implementado con circuitos integrados. De todos los contadores ste es el ms sencillo en lgica y, por lo tanto, el de diseo ms fcil, sin embargo este contador est limitado por su velocidad de operacin. Puesto que los flip-flops en el contador tipo rizado no estn bajo el mando de un solo pulso de reloj, este contador es asincrnico.

FIGURA N1 ESTRUCTURA DEL CONTADOR ASNCRONO

En la figura anterior se muestra un contador binario tipo rizado de 4 dgitos. Inicialmente todos los flip-flops estn en el estado lgico 0 (QA = QB = QC = QD =0). Se aplica un pulso de reloj en la entrada de reloj del flip-flop A causando que QA cambie de 0 lgico a 1 lgico, el flip-flop B no cambia de estado, ya que es disparado por la transicin negativa del pulso, o sea, cuando la entrada de reloj cambie de 1 lgico a 0 lgico. Con la llegada del pulso del reloj al flip-flop A, QA cambia de 1 a 0; este cambio de estado crea la transicin negativa del pulso necesaria para disparar el flip-flop B y, por lo tanto, QB cambia de 0 a 1. Antes de la llegada del decimosexto pulso del reloj todos los Flip Flops estn en el estado 1, y el pulso nmero 16 causa que QA, QB, QC y QD cambien a 0 lgico.

FIGURA N2 DIAGRAMA DE TIEMPOS El contador binario de 4 dgitos repite el ciclo cada 2n (n = nmero de flip flops) pulsos de reloj. Este contador establece la secuencia en un sistema de nmeros de base 16 y tiene 16 estados discretos que van desde 0 hasta N-1. Los 16 estados binarios se muestran en la tabla siguiente: TABLA N1 TABLA DE ESTADOS DE CONTADORES ASNCRONOS

La frecuencia mxima del reloj para un contador es dada por: 1/f <= N (Tp) + Ts N = nmero de etapas de flip-flops. Tp= tiempo de propagacin de un flip-flop. Ts = tiempo de compuerta, ancho del pulso de la salida decodificada. Suponiendo que cada flip-flop del contador mostrado en la figura 1 tiene un pulso de propagacin de 50ns, se requieren entonces 200 ns, para que el contador cambie de 1111 a 0000, y si la decodificacin de un estado requiere 100 ns, entonces: 1/f >= 4(50) + 100 = 300 ns f <= 3.67 Mhz El flip-flop A en el contador de la figura 1, cambia de estado con cada pulso de reloj, por lo que divide entre 2 la frecuencia del reloj de entrada. El flip-flop B cambia de estado con cada dos pulsos de reloj, dividiendo la frecuencia entre 4. Un contador de 4 etapas puede usarse para dividir entre 16 (2n, N = nmero de flip-flops), se pueden agregar ms etapas si se requiere dividir entre una potencia de 2 ms alta. Para dividir entre cualquier entero, se puede usar el siguiente mtodo: Encontrar el nmero n de flip-flops requeridos: 2n-1 <= N <= 2n Donde: N = longitud del ciclo del contador. Si N no es una potencia de 2, usar la siguiente potencia superior de 2. 2. Conectar todos los flip-flops como contador tipo rizado. 3. Encuentre el nmero binario N 1. 4. Conecte todas las salidas de los flip-flops que son 1 en la cuenta N-1 como entradas en el bloque NAND. Tambin conecte el pulso de reloj al bloque NAND. 5. Conecte la salida del bloque NAND a las entradas de preenergizado (clear) de todos los flip-flops para los cuales Q = 0 en la cuenta N-1.

FIGURA N3 El contador se restablece de la siguiente manera: En la transicin positiva del pulso N de reloj, todos los flip-flops tienen el valor de 1 lgico y en la parte final del mismo pulso o sea en la parte de transicin negativa, todos los flip-flops cuentan para el estado 0, es decir, que el contador se restablece y empieza de nuevo el ciclo. Para N = 10: 23 <= 10 <= 24. Entonces, se requieren 4 flip-flops. N = 10; 1010 N 1 = 9 : 1001 Conecte como se muestra en la Figura anterior.

Cada flip-flop en un contador, como el de la Figura, tiene un peso o valor decimal especfico asignado. El flip-flop A tiene un peso de 20 (1), cuando su salida est en 1 lgico. El flip-flop B tiene un peso de 21 (2), C tiene un peso de 22 (4), y D tiene un peso de 23 (8). El nmero almacenado en el contador en cualquier tiempo especfico se puede determinar por la suma de los pesos decimales de los flip-flops que tengan valor de 1 lgico. Un contador que cuenta en forma binaria estndar y recicla cada 10 pulsos, es referido como contador BCD 8-4-2-1 (binary- code decimal). En muchos paquetes de contadores en circuitos integrados, las lneas de preenergizado mostradas en la Figura, no existen; slo se dispone de una lnea de borrado comn (reset). b) CONTADORES SNCRONOS El contador sincrnico elimina los retrasos acumulativos de los flip-flops que se vieron en los contadores tipo rizado. Todos los flip-flops en el contador sincrnico estn bajo el control del mismo pulso de reloj. La velocidad de repeticin est limitada slo por el retraso de uno de los flip-flops, ms el retraso introducido por los bloques de control. El diseo de contadores sincrnicos para cualquier base numrica diferente de alguna potencia de 2 se dificulta ms que los contadores tipo rizado, pero el diseo se simplifica mediante el uso de la tcnica de mapas de Karnaugh. En la Figura 4, muestra un contador sincrnico de 4 dgitos binarios con cargo en paralelo. El cargo en paralelo, tambin conocido como cargo adelantado es el ms rpido de los dos mtodos de control de flip-flops. De acuerdo con la tabla de estados, el flip-flop A se requiere que cambie de estado con la ocurrencia de cada pulso de reloj, el flip-flop B cambia cuando QA = 1; C cambia de estado cuando QA = Qn = 1, y D cambia de estado cuando QA = QB = QC = 1. El control del flip flop A se puede lograr mediante la conexin de JA y KA a un 1 lgico; el control del flipflop B se logra con la conexin de JB y KB a QA; el control del flip-flop C se logra mediante la salida invertida de un bloque NAND de 2 entradas, cuyas entradas son

QA y QB. El flip-flop D se controla en la misma forma que C, excepto que las entradas del bloque NAND son QA, QB y QC.

FIGURA N4 ESTRUCTURA DEL CONTADOR SNCRONO Se pueden disear contadores sincrnicos para conteo binario con una longitud de ciclo 2n una vez que se ha visto el patrn de la lgica de control; para ciclos de longitud diferente de 2n, la lgica de control algunas veces puede llegar a hacerse un tanto confusa y sta es la razn por la que las matrices de control (mapas de Karnaugh) tienen que dibujarse para cada uno de los flip-flops. En la tabla se presentan las matrices de control para el contador sincrnico de 4 dgitos binarios de la Figura 4. TABLA N2 TABLA DE ESTADOS DE CONTADORES SNCRONOS

c) OTRO TIPO DE CONTADORES SON Contadores de Anillo Contadores de dcadas Contadores Ascendente / Descendente

Contadores Jonson

V. PARA EL INFORME PREVIO. 1. Definir el concepto de contador digital, analice su funcionamiento y mencione los tipos caractersticos de los contadores segn la sincronizacin con la seal de reloj (Clock) y analizar cada uno de ellos (Los circuitos y sus caractersticas, tablas de estados y diagramas de tiempo). 2. Describir las caractersticas especficas de los contadores: Contadores asncronos, sncronos. y sus aplicaciones. 3. De los manuales tcnicos obtener los IC TTL y CMOS que cumplen con las funciones de contadores, analice brevemente las tablas de verdad, diagramas de tiempo. Y funcionamiento. 4. Cual es la diferencia entre un contador asncrono y un contador sncrono; as como la diferencia entre un contador convencional y un contador escalador; muestre circuitos prcticos para explicarlos. 5. Disear un contador asncrono utilizando FFs de tipo JK, de modulo 16, 12, 10, 6. a) CONTADOR ASNRONO DE MODULO 16:

Para disear el contador asncrono debemos tener en cuenta que cada salida del flip flop es la entrada del clock del siguiente FF. A excepcin del primero y del ltimo como se muestra en la figura N5. Colocamos las entradas J y K en estado 1 lgico, y de acuerdo a la tabla de verdad de los FF JK colocamos el Pr a fuente y el Clear al circuito adjunto, puesto que esto permitir iniciar en modo Borrado con salidas 0. TABLA N3 TABLA DE VERDAD DEL FF JK

El esquema del contador asncrono de mdulo 16 se muestra a continuacin:

J CLK

J CLK

J CLK

J CLK

4 1 16

15

4 1

15

4 1

15

4 1

Q1

Q2

Q3

Q4
Q 15

74LS76

74LS76

74LS76

14

16

14

16

14

16

14 74LS76

R4
10k

R1
220

R2
220

R3
220

R5
220

C2
1u

Q4
LED-GREEN

Q3
LED-GREEN

Q2
LED-GREEN

Q1
LED-G REEN

FIGURA N5 REPRESENTACIN DEL NMERO CERO

FIGURA N6 REPRESENTACIN DEL NMERO QUINCE b) CONTADOR ASNCRONO DE MODULO 12 Para disear este contador asncrono debemos tener en cuenta (al igual que el circuito anterior) que cada salida del flip flop es la entrada del clock del siguiente FF. A excepcin del primero y del ltimo como se muestra en la figura N7. Colocamos las entradas J y K en estado 1 lgico, y de acuerdo a la tabla de verdad de los FF JK colocamos el Pr a fuente. (La tabla de verdad se muestra en la Tabla N3). Cabe mencionar que para que sea de modulo 12 se ha diseo un circuito combinacional que permite reiniciar luego de que ocurran 12 pulsos, entendindose por esto que se muestren las representaciones del nmero 0 hasta la del nmero 11 La idea fundamental de este circuito combinacional es que se pretende reiniciar el contador cuando se muestre el nmero 12. Para ello debemos saber que este nmero se representa de manera binaria como un 1100; lo que se hace es negar ambos ceros y multiplicar todas las cifras a travs de una compuerta AND, luego se niega esta salida y a su vez se multiplica con la salida del pequeo circuito compuesto por el capacitor; precisamente esta se convierte en la nueva salida de la compuerta AND la cual ingresa al Cl del Flip Flop.

El esquema del contador asncrono de mdulo 12 se muestra a continuacin:

U2:C
5 7404 6

U2:B
3 7404 4

1 2 4 5

U1:A
6 74LS21

U2:A
7404 2 2 2 2 S S S J CLK R K Q 14 74LS76 Q J CLK R K Q 14 74LS76 Q J CLK R K Q 14 74LS76 Q J CLK R K Q 14 74LS76 S 4 1 16 15 4 1 16 15 4 1 16 15 4 1 16 2

U:1

U:2

U:3

U:4
Q 15

U4:A
2 3

R4
10k 1

R1
220

R2
220

R3
220

R5
220

7408

Q4
LED-GREEN

Q3
LED-GREEN

Q2
LED-GREEN

Q1
LED-GREEN

C2
1u

FIGURA N7 REPRESENTACIN DEL NMERO CERO

FIGURA N8 REPRESENTACIN DEL NMERO ONCE c) CONTADOR ASINCRONO DE MODULO 10 Para disear este contador asncrono debemos tener en cuenta (al igual que los circuitos anteriores) que cada salida del flip flop es la entrada del clock del siguiente FF. A excepcin del primero y del ltimo como se muestra en la figura N9. Colocamos las entradas J y K en estado 1 lgico, y de acuerdo a la tabla de verdad de los FF JK colocamos el Pr a fuente. (La tabla de verdad se muestra en la Tabla N3). Cabe mencionar que para que sea de modulo 10 se ha diseo un circuito combinacional que permite reiniciar luego de que ocurran 10 pulsos, entendindose por esto que se muestren las representaciones del nmero 0 hasta la del nmero 9. La idea fundamental de este circuito combinacional es que se pretende reiniciar el contador cuando se muestre el nmero 10. Para ello debemos saber que este nmero se representa de manera binaria como un 1010; lo que se hace es negar ambos ceros y multiplicar todas las cifras a travs de una compuerta AND, luego se niega esta salida y a su vez se multiplica con la salida del pequeo circuito compuesto por el capacitor; precisamente esta se convierte en la nueva salida de la compuerta AND la cual ingresa al Cl del Flip Flop.

U2:C
5 7404 3 7404 6 1 2 4 4 5 74LS21

U1:A
6

U2:B

U2:A
7404 2 2 2 2 S S S J CLK R K Q 14 74LS76 Q J CLK R K Q 14 74LS76 Q J CLK R K Q 14 74LS76 Q J CLK R K Q 14 74LS76 S 4 1 16 15 4 1 16 15 4 1 16 15 4 1 16 2

U:1

U:2

U:3

U:4
Q 15

U4:A
2 3

R4
10k 1

R1
220

R2
220

R3
220

R5
220

7408

Q4
LED-GREEN

Q3
LED-GREEN

Q2
LED-GREEN

Q1
LED-GREEN

C2
1u

FIGURA N9 REPRESENTACIN DEL NMERO CERO

FIGURA N10 REPRESENTACIN DEL NMERO NUEVE d) CONTADOR ASNCRONO DE MODULO 6 Para disear este contador asncrono debemos tener en cuenta (al igual que los circuitos anteriores) que cada salida del flip flop es la entrada del clock del siguiente FF. A excepcin del primero y del ltimo como se muestra en la figura N11. Adems y a diferencia de los anteriores slo necesitamos emplear 3 Flip Flops y no 4 ya que es de modulo 6. Colocamos las entradas J y K en estado 1 lgico, y de acuerdo a la tabla de verdad de los FF JK colocamos el Pr a fuente. (La tabla de verdad se muestra en la Tabla N3). Cabe mencionar que para que sea de modulo 6 se ha diseo un circuito combinacional que permite reiniciar luego de que ocurran 6 pulsos, entendindose por esto que se muestren las representaciones del nmero 0 hasta la del nmero 5. La idea fundamental de este circuito combinacional es que se pretende reiniciar el contador cuando se muestre el nmero 6. Para ello debemos saber que este nmero se representa de manera binaria como un 110; lo que se hace es negar el cero y multiplicar todas las cifras a travs de una compuerta AND, luego se niega esta salida y a su vez se multiplica con la salida del pequeo circuito compuesto por el capacitor; precisamente esta se convierte en la nueva salida de la compuerta AND la cual ingresa al Cl del Flip Flop.

U2:C
5 7404 6 1 2 13 7411

U1:A
12

U2:A
7404 2 2 2 S S J CLK R K Q 14 74LS76 Q J CLK R K Q 14 74LS76 Q J CLK R K Q 14 74LS76 S 4 1 16 15 4 1 16 15 4 1 16 2

U:1

U:2

U:3
Q 15

U4:A
2 3 1 7408

R4
10k

R2
220

R3
220

R5
220

Q3
LED-GREEN

Q2
LED-GREEN

Q1
LED-GREEN

C2
1u

FIGURA N11 REPRESENTACIN DEL NMERO CERO

FIGURA N12 REPRESENTACIN DEL NMERO CINCO

6. Disear un contador descendente modulo 13, utilizando FFs tipo D. Realizaremos la implementacin de este circuito empleando flip flops tipo D. Para ello primero tenemos que tomar en cuenta algunos aspectos como la tabla de habilitacin del FF tipo D y a su vez elaborar una tabla de estados. Indicaremos tambin que empleamos 4 FF. En primer lugar identificamos la tabla de verdad del FF tipo D: TABLA N4 TABLA DE VERDAD DEL FF D

A partir de esta tabla realizamos la tabla de habilitacin: TABLA N5 TABLA DE HABILITACION DEL FF D

Qn 0 0 1 1

Q n+1 0 1 0 1

D 0 1 0 1

Una vez realizado este paso, realizaremos el circuito implementndolo acorde a la siguiente tabla de estados en la cual queda demostrado que se trata de un Contador Sncrono Descendente de Modulo 13. TABLA N6 TABLA DE ESTADOS DEL CONTADOR DESCENDENTE MODULO 13

EST. 12 11 10 9 8 7 6 5 4 3 2 1 0

Q4n 1 1 1 1 1 0 0 0 0 0 0 0 0

Q3n 1 0 0 0 0 1 1 1 1 0 0 0 0

Q2n 0 1 1 0 0 1 1 0 0 1 1 0 0

Qn 0 1 0 1 0 1 0 1 0 1 0 1 0

D4 1 1 1 1 0 0 0 0 0 0 0 0 1

D3 0 0 0 0 1 1 1 1 0 0 0 0 1

D2 1 1 0 0 1 1 0 0 1 1 0 0 0

D1 1 0 1 0 1 0 1 0 1 0 1 0 0

Observando esto realizamos para cada salida su respectivo mapa de Karnaugh:

D4=Q4n.Qn+Q2n+Q3n+Q4nQ3nQ2nQn D3=Q3nQ2n+Qn+Q3nQ2nQn

D2=QnQ2n+QnQ2n(Q3n+Q4n)

D1=Qn(Q2n+Q4n+Q3n)

Luego de este anlisis realizamos la respectiva implementacin mostrada en la figura N13:

U6:B U5:A
12 13 2 1 74 11 6 5

U5:B
5 4 3 7411

6 4 7432

U4:B
5 6 4 2 1 10 9

U4:C
10

U6:D
13 11 12

U6:C
7432 7408

U6:A
7432

74 08

74 32

10

D CLK

D CLK

D CLK

D CLK

2 3

5 3

12 11

2 3

12 11

10

U1:A

U1:B

U2:A

U2:B
Q 9

13

74 74

7 474

7474

13

U7:A
7432

7474

U4:A
2 3 1 7408 9

U3:A
8 2 1 4075 3 4 5 40 75

U3:B
6

U4:D
12 11 13 7408 1 2 4 5 74HC21

R4
10k 6

U9:A

R1
220

R2
220

R3
220

R5
220

C2
1u

D1
L ED-YELLOW

D2
LED-YELLOW

D3
LED-YELLOW

D4
LED-YELLOW

FIGURA N13 REPRESENTACIN DEL NMERO CERO

U6:B U5:A
12 13 2 1 7411 6 5

U5:B
5 4 3 7411

6 4 7432

U4:B
5 6 4 2 1 10 9

U4:C
10

U6:D
13 11 12

U6:C
7432 7408

U6:A
7432

7408

7432

10

D CLK

D CLK

D CLK

D CLK

2 3

5 3

12 11

2 3

12 11

10

U1:A

U1:B

U2:A

U2:B
Q 9

13

7474

7474

7474

13

U7:A
7432

7474

U4:A
2 3 1 7408 9

U3:A
8 2 1 4075 3 4 5 4075

U3:B
6

U4:D
12 11 13 7408 1 2 4 5 74HC21

R4
10k 6

U9:A

R1
220

R2
220

R3
220

R5
220

C2
1u

D1
LED-YELLOW

D2
LED-YELLOW

D3
LED-YELLOW

D4
LED-YELLOW

FIGURA N14 REPRESENTACIN DEL NMERO DOCE 7. Disear un contador UP/DOWN modulo 10; utilizando FFs de tipo JK y tipo D. A) Empleando FFs tipo D: Realizaremos la implementacin de este circuito empleando flip flops tipo D. Para ello primero tenemos que tomar en cuenta algunos aspectos como la tabla de habilitacin del FF tipo D y a su vez elaborar una tabla de estados. Indicaremos tambin que empleamos 4 FF. En primer lugar identificamos la tabla de verdad del FF tipo D que figura paginas anteriores precisamente es la Tabla N4. Gracias a ello elaboramos precisamente su tabla de habilitacin: TABLA N7 TABLA DE HABILITACION DEL FF D

Qn 0 0 1 1

Q n+1 0 1 0 1

D 0 1 0 1

Una vez realizado este paso, tomaremos en cuenta que realizaremos el proceso por dos partes: primero elaboraremos una tabla de estados para un contador UP

modulo 10 y luego el contador DOWN modulo 10 tambin, para finalmente unificarlos.

Realizaremos el circuito UP implementndolo acorde a la siguiente tabla de estados: TABLA N8 TABLA DE ESTADOS DEL CONTADOR UP MODULO 10

EST. 0 1 2 3 4 5 6 7 8 9

Q4n 0 0 0 0 0 0 0 0 1 1

Q3n 0 0 0 0 1 1 1 1 0 0

Q2n 0 0 1 1 0 0 1 1 0 0

Qn 0 1 0 1 0 1 0 1 0 1

D4 0 0 0 0 0 0 0 1 1 0

D3 0 0 0 1 1 1 1 0 0 0

D2 0 1 1 0 0 1 1 0 0 0

D1 1 0 1 0 1 0 1 0 1 0

Observando esto realizamos para cada salida su respectivo mapa de Karnaugh:

D4=QnQ4n+QnQ2nQ3n D3=QnQ3n+Q3nQ2n+QnQ2nQ3n

D2=QnQ2n+QnQ2nQ4n D1=Q4nQn

Ahora realizaremos el circuito DOWN implementndolo acorde a la siguiente tabla de estados:

TABLA N9 TABLA DE ESTADOS DEL CONTADOR DOWN MODULO 10

EST. 9 8 7 6 5 4 3 2 1 0

Q4n 1 1 0 0 0 0 0 0 0 0

Q3n 0 0 1 1 1 1 0 0 0 0

Q2n 0 0 1 1 0 0 1 1 0 0

Qn 1 0 1 0 1 0 1 0 1 0

D4 1 0 0 0 0 0 0 0 0 1

D3 0 1 1 1 1 0 0 0 0 0

D2 0 1 1 0 0 1 1 0 0 0

D1 0 1 0 1 0 1 0 1 0 1

Nuevamente realizamos para cada salida su respectivo mapa de Karnaugh:

D4=QnQ4n+QnQ2nQ3nQ4n D3=Q2nQ3n+QnQ3n+QnQ4n

D2=QnQ4n+QnQ2n+QnQ2nQ3n

D1=Qn

El siguiente paso es unificar ambos circuitos. Para esta instancia se opta por tomar una sealo de control C, la cual nos permitir elegir si deseamos obtener el Contador UP (C=1) y DOWN (C=0) los cuales sern representados por C cuando es UP y C cuando es DOWN.

Esto precisamente nos dar como resultado nuevas frmulas:

D1=Q4nQn.C+ Qn.C D2=QnQ2n+QnQ2nQ4nC+QnQ4n+QnQ2n+QnQ2nQ3nC D3=QnQ3n+Q3nQ2n+QnQ2nQ3nC+Q2nQ3n+QnQ3n+QnQ4nC D4=QnQ4n+QnQ2nQ3nC+ QnQ4n+QnQ2nQ3nQ4nC

Esto lo ponemos en manifiesto en la siguiente implementacin:

10

2 3

D C LK

12 11

D C LK

2 3 11

D CLK

12 11

10

U1 :A

U 1 :B

U2 :A
D

U 2:B
Q 9

CLK Q R 8 74 74

6 74 74

8 74 74

6 8 74 74

U 5:A
7 432

U 5 :C
7 432

U5 :D
7432

U 12 :C
7432

13

0
1 2 9 10 12 13 9

U4 :A U8 :A
74 04 2 1 2 13 74 11 1 12

10

13

R4
10k

U3 :A
1 3 2 74 08

C2
1u

U3 :B
4 6 5 4 74 08 6 5 10 6 74 11 74 32 74 08 9 8

U5 :B

U3 :C

R1
220

R2
220

R3
220

R5
220

U4 :B
3 4 5

D1
LE D-Y E LL OW

D2
LE D -Y ELLO W

D3
LE D-Y E LL OW

D4
LE D-Y E LLOW

U3 :D
12 11 13 74 08

U6 :A
1 3 2 74 08 1 2 8

U7 :A
9 40 75 4 5

U 6 :B
6 740 8

U4 :C
9 10 11 74 11 8

U6 :C
9 10 74 08 8

U6 :D
12 13 74 08 11 3 4 5

U7 :B
6 40 75

U 1 0 :A
1 2 740 8 3

U9 :A
1 2 13 74 11 4 5 74 08 6 12

U1 0 :B

U1 0 :C
9 10 74 08 8 11 12 13

U7 :C
10 40 75

U 1 1 :A
1 3 2 740 8

U1 0 :D
12 13 74 08 11

U1 1 :B
4 5 74 08 6 1 3 2 740 8 74 32 6 74 11 10

U1 2 :A

U 1 1 :C
9 8

U9 :B
3 4 5

U1 1 :D
12 13 74 08 1 2 4 5 74 HC 21 11 4 6 5 740 8 74 32 6 2

U1 2 :B

U 1 4 :A
1 3

U1 3 :A

FIGURA N15 CONTADOR EN MODO DOWN MODULO 10 REPRESENTANDO EL NUMERO CERO

10

D CLK

D CLK

D CLK

D CL K

2 3

12 11

2 3

12 11

10

U1:A

U1:B

U2:A

U2:B
Q 9

11

U5:A
7432

7474

U5:C
7432

747 4

U 5:D
743 2

7474

U12:C
74 32

13

13

747 4

0
1 2 9 10 12 13 9

U4:A U8:A
7404 2 1 2 13 74 11 1 1 2

10

R4
10k

U3:A
1 3 2 74 08

C2
1u

U3:B
4 6 5 4 74 08 6 5 10 743 2 6 7408 9 8

U5:B

U3:C

R1
220

R2
2 20

R3
22 0

R5
22 0

U4:B
3 4 5 74 11

D1
LED-Y ELLO W

D2
LED-YE W LLO

D3
LED-YE W LLO

D 4
LED-Y ELLO W

U3:D
12 1 1 13 74 08

U6:A
1 3 2 74 08 1 2 8

U7:A
9 4

U6:B
6 5

407 5 7408

U4:C
9 10 11 74 11 8

U6:C
9 8 10 74 08

U6:D
12 1 1 13 74 08 3 4 5

U7:B
6

U10:A
1 3 2 7408

407 5

U9:A
1 2 13 74 11 4 6 5 74 08 1 2

U10:B

U10:C
9 8 10 74 08 1 1 1 2 1 3

U7:C
1 0

U11:A
1 3 2 7408

407 5

U10:D
12 1 1 13 74 08

U11:B
4 6 5 1 74 08 3 2 7408 743 2 6 10

U12:A

U11:C
9 8

U9:B
3 4 5 74 11

U11:D
12 1 1 13 4 74 08 1 2 4 5 74 HC21 6 5 7408 743 2 6 2

U12:B

U14:A
1 3

U13:A

FIGURA N16 CONTADOR EN MODO DOWN MODULO 10 REPRESENTANDO EL NUMERO NUEVE

10

CLK R Q 6 8

1 1

CLK R 11 Q 8

CLK R Q 6 8

11

CLK R Q 8

13

U 5:A
7432

7474

U5:C
743 2

7474

U5:D
7432

7474

U12:C
7432

13

1 2

12

10

U1:A

U1:B

U2:A
D

U2:B
Q 9

7474

1
1 2 9 10 12 13 9

U 4:A U8:A
74 04 2 1 2 13 7411 1 12

10

R4
10k

U 3:A
1 3 2 7408

C2
1u

U 3:B
4 6 5 4 7408 6 5 10 7432 6 7408 9 8

U5:B

U3:C

R1
22 0

R2
220

R3
220

R5
220

U 4:B
3 4 5 7411

D1
LE D-YELLOW

D2
LE D-YELLOW

D3
LED-YELLOW

D4
LED-YE L LOW

U 3:D
12 11 13 7408

U 6:A
1 3 2 7408 1 2 8

U7:A
9 4

U6:B
6 5

4075 7408

U 4:C
9 10 11 7411 8

U 6:C
9 8 10 7408

U 6:D
12 11 13 7408 3 4 5

U7:B
6

U10:A
1 3 2 7408

4075

U 9:A
1 2 13 7411 4 6 5 7408 12

U 10:B

U 10:C
9 8 10 7408 11 12 13

U7:C
10

U11:A
1 3 2 7408

4075

U 10:D
12 11 13 7408

U 11:B
4 6 5 1 7408 3 2 7408 7432 6 10

U12:A

U11:C
9 8

U 9:B
3 4 5 7411

U 11:D
12 11 13 4 7408 1 2 4 5 74HC21 6 5 7408 7432 6 2

U12:B

U14:A
1 3

U 13:A

FIGURA N17 CONTADOR EN MODO UP MODULO 10 REPRESENTANDO EL NUMERO CERO

FIGURA N18 CONTADOR EN MODO UP MODULO 10 REPRESENTANDO EL NUMERO NUEVE B) Empleando FFs tipo D: Realizaremos la implementacin de este circuito empleando flip flops tipo JK. Para ello primero tenemos que tomar en cuenta algunos aspectos como la tabla de habilitacin del FF tipo JK y a su vez elaborar una tabla de estados. Indicaremos tambin que empleamos 4 FF. En primer lugar identificamos la tabla de verdad del FF tipo JK que figura paginas anteriores precisamente es la Tabla N3. Gracias a ello elaboramos precisamente su tabla de habilitacin: TABLA N10 TABLA DE HABILITACION DEL FF JK

Qn 0 0 1 1

Q n+1 0 1 0 1

J 0 1 X X

K X X 1 0

Una vez realizado este paso, tomaremos en cuenta que realizaremos el proceso por dos partes: primero elaboraremos una tabla de estados para un contador UP modulo 10 y luego el contador DOWN modulo 10 tambin, para finalmente unificarlos. Realizaremos el circuito UP implementndolo acorde a la siguiente tabla de estados: TABLA N11

TABLA DE ESTADOS DEL CONTADOR UP MODULO 10 CON FFs JK

EST. 0 1 2 3 4 5 6 7 8 9

Q4 n 0 0 0 0 0 0 0 0 1 1

Q3 n 0 0 0 0 1 1 1 1 0 0

Q2 n 0 0 1 1 0 0 1 1 0 0

Qn 0 1 0 1 0 1 0 1 0 1

J4 0 0 0 0 0 0 0 1 X X

K4 X X X X X X X X 0 1

J3 0 0 0 1 X X X X 0 0

K3 X X X X 0 0 0 1 X X

J2 0 1 X X 0 1 X X 0 0

K2 X X 0 1 X X 0 1 X X

J1 1 X 1 X 1 X 1 X 1 X

K1 X 1 X 1 X 1 X 1 X 1

Observando esto realizamos para cada salida su respectivo mapa de Karnaugh; sin embargo a simple observacin notamos que: J1=1 y K1=1. Las dems frmulas son:

J4=QnQ2nQ3n J3=QnQ2n

K4=Qn

K3=QnQ2n K2=Qn

J2=QnQ4n

Ahora realizaremos el circuito DOWN implementndolo acorde a la siguiente tabla de estados: TABLA N12 TABLA DE ESTADOS DEL CONTADOR DOWN MODULO 10 CON FFs JK

EST. 9 8 7

Q4 n 1 1 0

Q3 n 0 0 1

Q2 n 0 0 1

Qn 1 0 1

J4 X X 0

K4 0 1 X

J3 0 1 X

K3 X X 0

J2 0 1 X

K2 X X 0

J1 X 1 X

K1 1 X 1

6 5 4 3 2 1 0

0 0 0 0 0 0 0

1 1 1 0 0 0 0

1 0 0 1 1 0 0

0 1 0 1 0 1 0

0 0 0 0 0 0 1

X X X X X X X

X X X 0 0 0 0

0 0 1 X X X X

X 0 1 X X 0 0

1 X X 0 1 X X

1 X 1 X 1 X 1

X 1 X 1 X 1 X

Observando esto realizamos para cada salida su respectivo mapa de Karnaugh; sin embargo a simple observacin notamos que: J1=1 y K1=1. Las dems frmulas son:

J4=QnQ2nQ3n J3=QnQ4n

K4=Qn

K3=QnQ2n K2=Qn

J2=Qn.Q3n+Q4n

El siguiente paso es unificar ambos circuitos. Para esta instancia se opta por tomar una sealo de control C, la cual nos permitir elegir si deseamos obtener el Contador UP (C=1) y DOWN (C=0) los cuales sern representados por C cuando es UP y C cuando es DOWN. Esto precisamente nos dar como resultado nuevas frmulas:

J4=QnQ2nQ3nC+QnQ2nQ3nC K4=QnC J3=QnQ2nC+(QnQ4n)C K3=QnQ2nC+QnQ2nC J2=QnQ4nC+Qn.Q3n+Q4nC K2=QnC J1=1 K1=1

Esto lo ponemos en manifiesto en la siguiente implementacin:

CL K K Q R 10 7 47 6

1 16

CL K K Q R 14 7 47 6 11

6 12

CL K K Q R 10 6 4 7 476

1 16

C LK K Q R 14 74 76

0
1

12

U5:A
7 40 4 2 1 2 13 7 41 1

U4:B U3:A
12 74 32

U10:A
40 77

U4:C
74 32

U4:D
7 432

U7:B
74 32

U10:B
4 0 77

11

15

11

U2:B

U1:A

U1:B
J

U2:A
Q 15

R4
1 0k

10

12

U4:A
1 3 2 7 43 2 3 4 5

U3:B
6

13

C2
1u

U3:C
9 10 11 7 41 1 8

74 11

R1
2 20

R2
2 20

R3
22 0

R5
2 20

U6:A
1 2 13 7 41 1 12

D1
L ED -YEL LOW

D2
L ED -YELL OW

D3
LE D-Y ELLOW

D4
L ED -YEL LOW

U7:A
1 3 2 2 7 40 8 1 2 4 5 7 4H C 21 9 10 12 13 7 4H C 21 1

U8:A
3 74 08 6

U9:A

U9:B
8

FIGURA N19 CONTADOR EN MODO DOWN MODULO 10 CON FFs JK REPRESENTANDO EL NUMERO CERO

9 6

J CLK K

11

4 1

J CLK K

1 5

9 6

J CLK K

11

4 1

U2:B

U1:A

U1:B
J CLK K

U2:A
Q 15

0
1

7476

7476

747 6

12

10

16

1 4 11

12

10

16

14 7476

U5:A
7404 2 1 2 13 7411

U4:B U3:A
12 7432

U10:A
4077

U4:C
7432

U4:D
7432

U7:B
7432

U10:B
4077

R 4
10k

10

12

U4:A
1 3 2 7432 3 4 5

U3:B
6 7411 8

13

C2
1u

U3:C
9 10 11 7411

R1
220

R2
220

R3
220

R5
220

U6:A
1 2 13 7411 12

D1
LED-YELLOW

D 2
LE D-Y ELL OW

D3
LED-YELLOW

D 4
LED-YELLOW

U7:A
1 3 2 2 7408 1 2 4 5 74HC21 9 10 12 13 74HC21 1

U8:A
3 7408 6

U9:A

U9:B
8

FIGURA N20 CONTADOR EN MODO DOWN MODULO 10 CON FFs JK REPRESENTANDO EL NUMERO NUEVE

J CLK

J CLK

J CLK

J CLK

9 6

11

4 1

15

9 6

11

4 1

U2:B

U1:A

U1:B

U2:A
Q 1 5

1
1

7476

7476

11

7476

12

10

16

14

12

10

16

1 4 7476

U5:A
7404 2 1 2 13 7411

U4:B U3:A
12 743 2

U10:A
4077

U4:C
7432

U4:D
7432

U7:B
7432

U10:B
4077

R 4
10k

10

12

U4:A
1 3 2 7432 3 4 5

U3:B
6 7411 8

13

C2
1u

U3:C
9 10 11 7411

R1
220

R2
220

R3
220

R5
22 0

U6:A
1 2 13 7411 12

D1
LED-YELLOW

D2
LED-YELLOW

D3
LED-YELLOW

D4
LED-YELLOW

U7:A
1 3 2 2 7408 1 2 4 5 74HC21 9 10 12 13 74HC21 1

U8:A
3 7408 6

U9:A

U9:B
8

FIGURA N21 CONTADOR EN MODO UP MODULO 10 CON FFs JK REPRESENTANDO EL NUMERO CERO

9 6

J CL K K

11

4 1

J CK L K

1 5

9 6

J CLK K

1 1

4 1

U2:B

U1:A

U1:B
J C LK K

U2: A
Q 15

1
1

11

747 6

74 76

7 6 47

12

10

1 6

1 4

1 2

1 0

16

14

U5:A
740 4 2 1 2 1 3 74 11

U4:B U3:A
1 2 743 2

U10:A
4 7 07

U4: C
743 2

U4:D
743 2

U7:B
74 32

U 10:B
40 77

747 6

10

12

13

R 4
1 0k

U4:A
1 3 2 74 32 3 4 5

U3:B
6

C 2
1 u

U3:C
9 1 0 1 1 74 11 8

7 411

R 1
22 0

R2
22 0

R3
22 0

R 5
220

U6:A
1 2 1 3 74 11 1 2

D1
LEDYE LO - L W

D 2
L -Y LLO ED E W

D 3
L YL W ED- E LO

D4
L -Y LLO ED E W

U7:A
1 3 2 2 74 08 1 2 4 5 74 C2 H 1 9 1 0 1 2 1 3 74 C2 H 1 1

U8:A
3

U9:A
6

7 408

U9:B
8

FIGURA N22 CONTADOR EN MODO UP MODULO 10 CON FFs JK REPRESENTANDO EL NUMERO NUEVE

VI. LISTADO DE MATERIALES

Circuitos Integrados IC 555, TTL : 74LS76, 74LS74, 74LS00, 74LS02, 74LS04

Prothoboard y pulsador

Cables de conexin

Resistencias de diversos valores (100Kohm, 120 Kohm)

Diodos LEDs.

Condensadores de diversos valores: 0.1 uF, 4.7uF, 10uF.

VII. IMPLEMENTACION

1. Implementar el contador asncrono UP modulo 16 mostrado en

la Figura 23. Analice su funcionamiento, desarrolle la Tabla de estados y construir el diagrama de tiempo; (Sugerencia Usar IC 74LS76)

FIGURA 23 CONTADOR ASNCRONO UP MDULO 16

ANLISIS DEL FUNCIONAMIENTO: a) En primer lugar realizamos la implementacin del circuito de manera fsica en un prothoboard, as como en el Proteus.

R6
10k

R7
10k

R8
10k

R9
10k

R1
10k

R2
10k

R3
10k

R4
10k

D1
1k

D2
RESISTOR

D3
RES ISTOR

D4
RESISTOR

J CLK

J CLK

J CLK

J CLK

4 1 16

15

9 6

11

4 1

15

9 6

U1:A

U1:B

U2:A

U2:B
Q 11

7476

7476

7476

14

12

10

16

14

12

10 7476

R5
10k

C1
1uF

FIGURA 23 IMPLEMENTACIN EN PROTEUS DEL CONTADOR ASNCRONO UP MDULO 16 (NUMERO CERO)

a) El funcionamiento del siguiente contador ASNCRONO es el siguiente:

como lo indica su nombre es una relacin temporal de sucesos la cual est compuesta en este caso por 4 flip flops del tipo JK. Lo que sucede es que en el contador los FFs no cambian de estado exactamente al mismo tiempo, dado que no comparten el mismo impulso de reloj. b) Observemos que la entrada del primer FF est conectado nicamente al reloj (Clock), el segundo FF est conectado a la salida del primero, el cual le brinda el impulso para su funcionamiento; ocurre que la salida de este segundo est conectada a la entrada del tercer FF y lo mismo ocurre para el ltimo caso.

c) En nuestro ejemplo ocurre que luego del disparo del reloj se muestra la
salida la cual dispara al segundo FF en el segundo flanco negativo. La activacin del tercer FF ocurre en el cuarto impulso del reloj y la del ltimo en el octavo impulso con flanco negativo.

d) Cabe indicar que las frecuencias de las salidas van siendo sucesivamente
un medio de la salida del Flip Flop anterior (esto se reflejar en el diagrama de tiempos). e) A este tipo de Flip Flop tambin se les denomina de rizado, debido a que a gran frecuencia la activacin de alguna entrada no ocurre exactamente en el flanco negativo del impulso, sino que puede ocurrir tiempo despus de este generando lo que se conoce como rizado. TABLA N13 TABLA DE ESTADOS DEL CONTADOR ASNCRONO MODULO 16 CON FFs JK

EST. 0 1

Q4 n 0 0

Q3 n 0 0

Q2 n 0 0

Qn 0 1

2 3 4 5 6 7 8 9 10 11 12 13 14 15
DIAGRAMA DE ESTADOS:

0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 1 1 1 1 0 0 0 0 1 1 1 1

1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1

FIGURA 24 DIAGRAMA DE ESTADOS DE CONTADOR ASNCRONO

1. Al circuito contador asncrono UP modulo 16 de la Figura 23,

modificar para que pueda realizar la funcin de: a) Contador UP modulo 14

U3:D U3:A
AND

U3:B
AND AND

R6
10k

R7
10k

R8
10k

R9
10k

R1
10k

R2
10k

R3
10k

R4
10k

D1
1k

D2
RESISTOR

D3
RESISTOR

D4
RESISTOR

J CLK

J CLK

J CLK

J CLK

4 1 16

15

9 6

11

4 1

15

9 6

U1:A

U1:B

U2:A

U2:B
Q 11

7476

7476

7476

14

12

10

16

14

12

10 7476

R5
10k 9

U3:C
8 10 7400

C1
1uF

b) Contador UP modulo 12
U3:D U3:A
AND

U3:B
AND AND

U4
NOT

R6
10k

R7
10k

R8
10k

R9
10k

R1
10k

R2
10k

R3
10k

R4
10k

D1
1k

D2
RESISTOR

D3
RESISTOR

D4
RESISTOR

J CLK

J CLK

J CLK

J CLK

4 1 16

15

9 6

11

4 1

15

9 6

U1:A

U1:B

U2:A

U2:B
Q 11

7476

7476

7476

14

12

10

16

14

12

10 7476

R5
10k 9

U3:C
8 10 7400

C1
1uF

c) Contador UP modulo 8

U3:D U3:A
AND

U3:B
AND AND

U4
NOT

U5
NOT

R6
10k

R7
10k

R8
10k

R9
10k

R1
10k

R2
10k

R3
10k

R4
10k

D1
1k

D2
RESISTOR

D3
RESISTOR

D4
RESISTOR

4 1 16

J CLK K

15

9 6

J CLK K

11

4 1

J CLK K

15

9 6

U1:A

U1:B

U2:A
J

U2:B
Q 11

CLK K Q R 10 7476

14 7476

12

10 7476

16

14 7476

12

R5
10k 9

U3:C
8 10 7400

C1
1uF

3.

Al circuito contador asncrono UP de la Figura 1, configurar para que realice la funcin de divisor de frecuencia entre: a) Divisor entre 15 b) divisor entre 12 c) Divisor entre 10

4. Implementar el circuito contador sncrono, cuyo diagrama se muestra en la Figura 2, analice su funcionamiento, desarrolle su tabla de estados y graficar el diagrama de tiempos de Qn, Q2n, Q3n y Q4n . (Considere Qn: LSB Q4n: MSB) Para su implementacin utilice IC 74LS76.

FIGURA 2 CIRCUITO CONTADOR SINCRONO. ANLISIS DEL FUNCIONAMIENTO:

a) En primer lugar realizamos la implementacin del circuito de manera fsica en un prothoboard, as como en el Proteus.

U5:A
7432

J C LK

1 1 6

U3:B
7408

J CL K

J CLK

J CLK

15

9 6 12

11

4 1 3

15

9 6

U1:A

U1:B

U2:A

U2: B
Q 11

U7: A
743 2

U7:C
743 2

747 6

7476

7 476

14

10

16

14

12

10

7476

U3:C
1 2 7 408

U3:A
1 3 9 10 2 7408 6

7432

10

U7:B

R4
10k

U4:A
1 3 2 4 0 07

U5:B
7432

U6:A
1 3 2 4 7 07

C2
1u

R1
22 0

R2
220

R3
22 0

R5
220

U5:C
9 8 10 7432

D1
LE D-YE W LLO

D2
LED-YE OW LL

D 3
LED- LLO YE W

D4
LE D-YELLO W

U5:D
12 11 13

U6:B
5 4 6 4 7 07

7432

U3:D
12 11 13 7408

U8:A
1 3 2 7408

U7:D
12 11 13 7432

FIGURA 23 IMPLEMENTACIN EN PROTEUS DEL CONTADOR SNCRONO b) Al simularlo observamos que se trata de un circuito contador del tipo escalador. Los valores arrojados en la secuencia son: 15, 10, 5, 13, 4, 11, 6, 1, 12, 0. c) Corroboramos esto con las siguientes figuras:

U5 :A
742 3

4 1 1 6

J C LK K

1 5

U 3:B
740 8

9 6 1 2

J C LK K

11

4 1 3

J CK L K

1 5

9 6

U1 :A

U1:B

U2 :A
J CK L K

U B 2:
Q 1 1

U7: A
74 32

U7: C
7 2 43

74 76

747 6

7 476

1 4

10

1 6

1 4

12

1 0

74 76

U3 :C
1 2 7 8 40

U3 :A
1 3 9 10 2 740 8 6

7 2 43

1 0

U7 :B

R4
10k

U4:A
1 3 2 40 70

U5 :B
7432

U6:A
1 3 2 40 77

C2
1u

R1
2 20

R 2
22 0

R3
2 20

R 5
220

U5 :C
9 8 10 743 2

D1
L DYE O E - LL W

D2
L -Y L W ED E LO

D 3
LE - E O DY LL W

D 4
LE - L W DYE LO

U5 :D
12 1 1 13

U6:B
5 4 6 40 77

743 2

U3 :D
12 1 1 13 740 8

U8 :A
1 3 2 740 8

U7 :D
12 1 1 13 743 2

FIGURA 23

REPRESENTACIN DEL NMERO 15

2 7 2 3 S S S

U 5:A
73 42

J CK L

1 1 6

U :B 3
7 08 4 14

J C LK

J CK L

J CK L

15

9 6 1 2

1 1

4 1 3

1 5

9 6

U1 :A

U 1:B

U2 :A

U2 :B
Q 1 1

U 7:A
7 2 43

U7 :C
742 3

74 6 7

77 46

7 76 4

1 0

1 6

1 4

1 2

1 0

7 76 4

U3:C
1 2 7 8 40

U3 :A
1 3 9 10 2 6 7 8 40 4 5

74 2 3

10

U7: B

R 4
10 k

U :A 4
1 3 2 47 00

U 5:B
7 32 4

U :A 6
1 3 2 47 07

C 2
1 u

R 1
20 2

R 2
20 2

R3
20 2

R 5
20 2

U5 :C
9 8 1 0 7 2 43

D 1
L -Y L W ED EL O

D2
L -Y L W ED E LO

D 3
L -Y L W ED E LO

D 4
LE - ELL W DY O

U5 :D
1 2 11 1 3

U :B 6
5 4 6 47 07

7 2 43

U3 :D
1 2 11 1 3 7 8 40

U8 :A
1 3 2 7 8 40

U7 :D
1 2 11 1 3 7 2 43

FIGURA 23 REPRESENTACIN DEL NMERO 12

2 7 2 3 S S S

U :A 5
73 42

J CK L

1 1 6

U3 :B
70 48

J CK L

J CK L

J CK L

1 5

9 6 1 2

1 1

4 1 3

1 5

9 6

U 1:A

U1 :B

U2 :A

UB 2:
Q 1 1

U7 :A
73 42 6

U 7:C
73 42

77 46

74 6 7

77 46

1 4

1 0

1 6

1 4

1 2

1 0 77 46

UC 3:
1 2 70 48

U :A 3
1 3 9 1 0 2 6 70 48 4 5

73 42

1 0

U7 :B

R 4
1k 0

U :A 4
1 2 47 00 3

U 5:B
73 42

U :A 6
1 2 47 07 3

C 2
1 u

R 1
20 2

R2
20 2

R 3
20 2

R5
20 2

U :C 5
9 1 0 73 42 8

D 1
L - EL O ED L W Y

D2
L - LO ED L W YE

D 3
L DYE L W E - LO

D4
L -E O ED LL W Y

U :D 5
1 2 1 3 73 U4:B 62 5 6 47 07 4 1 1

U :D 3
1 2 1 3 70 48 1 1

U :A 8
1 3 2 70 48

U :D 7
1 2 1 3 73 42 1 1

FIGURA 23 REPRESENTACIN DEL NMERO 5

U 1:A
Q 1 5 6

U 1:B
Q 1 1 4 1 3 J C LK

U 2:A
Q 1 5 9 6 J CK L

U 2:B
Q 1 1

U5:A
73 42

J C LK

1 1 6

U3 :B
7 8 40

J CK L

6 1 2

U7 :A
73 42

U 7:C
73 42

77 46

7 6 47

77 46

1 4

1 0

1 6

1 4

1 2

1 0

7 6 47

U3:C
1 2 7 08 4

U 3:A
1 3 9 1 0 2 6 70 48 4 5

7 2 43

1 0

U7 :B

R4
1k 0

U4:A
1 3 2 4 0 07

U 5:B
73 42

U6:A
1 3 2 4 7 07

C2
1 u

R 1
22 0

R 2
20 2

R3
20 2

R 5
20 2

U 5:C
9 8 10 73 42

D1
L -E O ED LL W Y

D 2
L -E O EDY LL W

D3
L - LO EDYE L W

D 4
L D ELO E -Y L W

U 5:D
12 1 1 13 73 42 U6:B 5 4 6 4 7 07

U 3:D
12 1 1 13 70 48

U 8:A
1 3 2 70 48

U 7:D
12 1 1 13 73 42

FIGURA 23 REPRESENTACIN DEL NMERO 13

U 5:A
7 32 4

J CK L

1 1 6

U 3:B
70 48 1 4

J CK L

J C LK

J CK L

1 5

9 6 1 2

1 1

4 1 3

1 5

9 6

U1:A

U1:B

U2:A

U2 :B
Q 11

U7 :A
77 46 73 42

U7:C
747 6 73 42

7 76 4

1 0

1 6

1 4

1 2

10

74 6 7

U3:C
1 2 7 8 40

U 3:A
1 3 9 1 0 2 6 7 08 4

73 42

1 0

U :B 7

R4
1 0k

U4:A
1 3 2 47 00

U5:B
742 3

U6:A
1 3 2 47 07

C2
1 u

R1
22 0

R 2
20 2

R3
22 0

R5
22 0

U 5:C
9 8 1 0 7 32 4

D 1
L -Y L W ED ELO

D2
L - LO EDYE L W

D3
L -Y L W ED ELO

D4
L - LO EDYE L W

U 5:D
1 2 1 1 1 3

U6:B
5 4 6 47 07

7 32 4

U 3:D
1 2 1 1 1 3 7 08 4

U 8:A
1 3 2 7 08 4

U 7:D
1 2 1 1 1 3 7 32 4

FIGURA 23 REPRESENTACIN DEL NMERO 4

2 7 2 3 S S S

U5 :A
7 2 43

J CK L

1 1 6

U3 :B
70 48

J CK L

J CK L

J CK L

1 5

9 6 1 2

1 1

4 1 3

1 5

9 6

U :A 1

U :B 1

U 2:A

U2:B
Q 1 1

U7:A
77 46 73 42

U 7:C
7 6 47 73 42

77 46

1 4

1 0

1 6

1 4

1 2

1 0

74 6 7

U3:C
1 2 70 48

U3 :A
1 3 9 1 0 2 6 70 48 4 5

7 2 43

10

U7:B

R4
1k 0

U4 :A
1 3 2 4 70 0

U5:B
73 42

U6 :A
1 3 2 4 77 0

C 2
1 u

R1
20 2

R 2
20 2

R 3
20 2

R 5
20 2

U5 :C
9 8 1 0 73 42

D1
L - EL W EDY LO

D 2
L -E O EDY LL W

D 3
L D ELO E -Y L W

D 4
LE - L O DYE L W

U5 :D
1 2 1 1 1 3

U6 :B
5 4 6 4 77 0

73 42

U3 :D
1 2 1 1 1 3 70 48

U8 :A
1 3 2 70 48

U7 :D
1 2 1 1 1 3 73 42

FIGURA 23 REPRESENTACIN DEL NMERO 11

2 7 2 3 S S S

U :A 5
73 42

J CK L

1 1 6

U 3:B
70 48

J CK L

J CK L

J CK L

1 5

9 6 1 2

1 1

4 1 3

1 5

9 6

U1 :A

U: 1B

U A 2:

U: 2B
Q 1 1

U A 7:
73 42 6

U C 7:
73 42

77 46

77 46

77 46

1 4

1 0

1 6

1 4

1 2

1 0

77 46

U C 3:
1 2 70 48

U: 3A
1 3 9 1 0 2 70 48 6 4 5

73 42

1 0

U :B 7

R 4
1k 0

U A 4:
1 3 2 47 00

U :B 5
73 42

U A 6:
1 2 47 07 3

C 2
1 u

R 1
20 2

R 2
20 2

R 3
20 2

R 5
20 2

U: 5C
9 8 1 0 73 42

D 1
L DY L O E - E LW

D 2
L DY L O E - E LW

D 3
L DY L O E - EL W

D4
L D EL W E -YL O

U: 5D
1 2 1 1 1 3

U B 6:
5 6 47 07 4

73 42

U: 3D
1 2 1 1 1 3 70 48

U: 8A
1 3 2 70 48

U: 7D
1 2 1 1 1 3 73 42

FIGURA 23 REPRESENTACIN DEL NMERO 6

U5:A
7 2 43

J CK L

1 1 6

U3:B
70 48

J CK L

J C LK

J CK L

1 5

9 6 1 2

1 1

4 1 3

1 5

9 6

U1:A

U1:B

U2:A

U2:B
Q 1 1

U7:A
7 2 43 6

U7:C
74 2 3

77 46 4 5 8

7 76 4

77 46

1 4

1 0

1 6

1 4

1 2

1 0

77 46

U3:C
1 2

U3:A
1 3 2 9 1 0 6 70 48

73 42

1 0

7 8 40

U7:B

R4
1 0k

U4:A
1 3 2 47 00

U5:B
7 2 43

U6:A
1 3 2 47 07

C2
1 u

R1
20 2

R2
22 0

R3
20 2

R5
20 2

U5:C
9 8 1 0 73 42

D1
L - LL W EDYE O

D2
L - LL W EDYE O

D3
L -Y L W ED EL O

D4
L DYELO EL W

U5:D
1 2 1 1 1 3

U6:B
5 4 6 47 07

73 42

U3:D
1 2 1 1 1 3 70 48

U8:A
1 3 2 70 48

U7:D
1 2 1 1 1 3 73 42

FIGURA 23 REPRESENTACIN DEL NMERO 1

2 7 2 3 S S S

U5A :
73 42

J CK L

1 16

U3B :
70 48

J CK L

J C LK

J CK L

1 5

9 6 1 2

1 1

4 1 3

1 5

9 6

U :A 1

U :B 1

U :A 2

U :B 2
Q 1 1

U A 7:
73 42 6

U 7:C
73 42

77 46

77 46

77 46

1 4

1 0

1 6

1 4

1 2

1 0

77 46

U3 :C
1 2 748 0

U :A 3
1 3 9 1 0 2 6 70 48 4 5

73 42

1 0

U B 7:

R 4
1k 0

U4A :
1 3 2 47 00

U B 5:
73 42

U6A :
1 3 2 47 07

C2
1 u

R 1
20 2

R 2
20 2

R 3
20 2

R5
20 2

U :C 5
9 8 1 0 73 42

D1
LE - E L W DY L O

D2
L DY LO E - EL W

D3
L DY LO E - E LW

D 4
LD E O E -Y LL W

U :D 5
1 2 11 1 3

U6B :
5 4 6 47 07

73 42

U :D 3
1 2 11 1 3 70 48

U :A 8
1 3 2 70 48

U :D 7
1 2 11 1 3 73 42

FIGURA 23 REPRESENTACIN DEL NMERO 12

2 7 2 3 S S S

U A 5:
73 42

J CK L

1 1 6

U3B :
70 48

J CK L

J CK L

J CK L

1 5

9 6 1 2

1 1

4 1 3

15

9 6

U1 :A

U1 :B

U A 2:

U2 :B
Q 1 1

U :A 7
7 6 47 73 42

U7: C
7 6 47 7 2 43

7 6 47

1 4

1 0

1 6

14

1 2

1 0

74 6 7

U3 :C
1 2 70 48

U3A :
1 3 9 1 0 2 6 70 48 4 5

73 42

10

U7: B

R 4
1k 0

U 4:A
1 3 2 4 0 07

U :B 5
7 2 43

U 6:A
1 3 2 4 7 07

C2
1 u

R1
22 0

R 2
20 2

R 3
22 0

R5
20 2

U5C :
9 8 1 0 73 42

D1
LE - E L W DY L O

D 2
LD E L W E -Y L O

D3
L DY L O E - EL W

D 4
L D EL W E - LO Y

U5D :
1 2 1 1 1 3

U 6:B
5 4 6 4 7 07

73 42

U3D :
1 2 1 1 1 3 70 48

U8A :
1 3 2 70 48

U7D :
1 2 1 1 1 3 73 42

FIGURA 23 REPRESENTACIN DEL NMERO 0

d) A partir de ello y empleador el simulador Proteus, elaboramos la siguiente

tabla de estado, tomando como ayuda tambin a la tabla de habilitacin del FF tipo JK mencionada en pginas anteriores: TABLA N14 TABLA DE ESTADOS DEL CONTADOR ESCALADOR

EST. 15 10 5 13 4 11 6 1 12 0

Q4 n 1 1 0 1 0 1 0 0 1 0

Q3 n 1 0 1 1 1 0 1 0 1 0

Q2 n 1 1 0 0 0 1 1 0 0 0

Qn 1 0 1 1 0 1 0 1 0 0

J4 X X 1 X 1 X 0 1 X 1

K4 0 1 X 1 X 1 X X 1 X

J3 X 1 X X X 1 X 1 X 1

K3 1 X 0 0 1 X 1 X 1 X

J2 X X 0 0 1 X X 0 0 1

K2 0 1 X X X 0 1 X X X

J1 X 1 X X 1 X 1 X 0 1

K1 1 X 0 1 X 1 X 1 X X

e) De la tabla anterior obtenemos las frmulas que conforman al contador

sncrono escalador, estas frmulas constituyen circuitos combinacionales que se emplean en las entradas de los FFs JK:

J1=Q2nQ4n+Q4nQ3n K1=Q3n Q2n+Q4n J2=QnQ3n+Q4n K2=QnQ3n+Q4n J3=Qn+Q2nQ4n K3=Q2n+QnQ3n J4=Q3nQn+Q2n K4=Q3n+Q2n

f) Finalmente analizamos este contador en un diagrama de tiempos:

DIAGRAMA DE ESTADOS:

FIGURA 23 DIAGRAMA DE ESTADOS DEL CONTADOR ESCALADOR

5. Implementar un circuito contador sncrono UP/DOWN modulo 10, utilizando

el diseo del informe previo del presente laboratorio. Utilice Flip Flops JK.

6. Implementar el circuito de un contador sncrono, descrito por las funciones

Lgicas de los Flip Flops; analice su funcionamiento, desarrolle su tabla de estados y su diagrama de tiempos. (Para su implementacin. Sugerencia Utilice IC 74LS76). Considere Q4n : MSB Qn : LSB. J4 = (Qn) + Q2n K4 = Qn +Q2n +Q3n J3 = (Qn) K3 = (Q4n) J2 = Qn (Q3n) + (Qn)Q3n Q4n K2 = (Qn)+ Q3n J1 = (Q2n) Q4n K1 = Q2n (Q3n)+ (Q2n)(Q4n)

IX. OBSERVACIONES Y CONCLUSIONES CONCLUSIONES:

Existen principalmente tres tipos de contadores: asncronos (la salida

de un FF es el clock del otro), sncronos (los FFs poseen el mismo clock) y los escaladores (no siguen un ascendente o descendente). Gracias a las experiencias conocemos que un contador asncrono slo podemos utilizarlo para frecuencias bajas de hasta 100 Hz, en caos contrario se suelen emplear los sncronos. Lo que sucede es que al llegar el flanco de cambio de una salida a la respectiva entra transcurre un intervalo de tiempo que puede retardar la salida generando as lo que se conoce como RIZADO.

Para saber cual es el mdulo de un contador por lo general se suele usar la siguiente frmula: 2n= de estados. Entendamos por mdulo
a los estados que se generan.

Para los contadores asncronos se suele emplear un circuito de Reseteo

de acuerdo al nmero de estados que pretendamos obtener. Ahora hay que tener cuidado al realizar tal circuito combinacional; por ejemplo si pretendemos resetearlo al 5 estado no debemos hacerlo cuando la salida sea el nmero 4 puesto que el tiempo de propagacin entre compuertas ( 10 nanosegundos) no permitir mostrar la salida, lo que se hace es resetearlo a partir del estado siguiente (numero 5). Para disear contadores sncronos podemos optar por 2 maneras, empleando la ecuacin caracterstica del FF o su respectiva tabla de habilitacin.

E la vida cotidiana empleamos estos conocimientos muchas veces en lo que se denomina ingeniera inversa en la que pretendemos construir (para contadores) sus tablas de estado a partir del esquema que tenemos como en la experiencia 4. Se pueden disear contadores UP / DOWN a partir de seales de control que sean adaptadas a los previos contadores Up y Down respectivamente.

OBSERVACIONES: Al emplear un Clock (en este caso un Timer 555) es recomendable hallar la frecuencia adecuada que permita trabajar al usuario de manera adecuada y visualizar sus experiencias. asncronos debemos optar por emplear un clock con frecuencia baja. La implementacin de cables en el protoboard debe realizarse con cuidado porque muchas veces estos son los errores que dificultan la realizacin del proyecto. Se recomienda trabajar con la ayuda de los manuales tcnicos adecuados para conocer la utilizacin exacta de cada pin del chip.

Como mencionamos antes para evitar el rizado en los circuitos

X. BIBLIOGRAFA

1. X. Alan Marcovitz B. Diseo Digital. 2 edicion Editorial Mc Graw Hill.

2. Enrique Mandado. Sistemas Electrnicos Digitales. 7 Edicin. Biblioteca UDB. 3. Morris Mano. Diseo Digital. 1 Edicin. Editorial Prentice Hall. Biblioteca UDB. 4. John F. Wakerly. Diseo Digital, principios y prcticas. Editorial Prentice Hall. 5. Louis Nashelsky. Fundamentos de tecnologa digital. 1 Edicin. Noriega Editores,Limusa. 6. Ronald J. Tocci. Sistemas digitales, principios y aplicaciones. Biblioteca UDB. XI. ENLACES 1. http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/060401. htm 2. http://www.etitudela.com/profesores/jmng/digital/downloads/contadores.pdf 3. www.datasheetarchive.com/ 4. www.depeca.uah.es/docencia/ITI-EI/ed/contadores.ps