VLSI

Transstores 1
FEUP/DEEC
Outubro de 2007
Portas lgicas CMOS
Joo Canas Ferreira
Tpicos de
Projecto de Circuitos VLSI
VLSI
Transstores 2
Contedo
Baseado em:
J. Rabaey, A. Chandrakasan, B. Nikolic
Digital Integrated Circuits, 2 ed, Prentice-Hall
z
Inversor
z
comportamento esttico
z
comportamento dinmico (tempo de propagao)
z
cadeias de inversores
z
Portas CMOS complexas
z
Esforo lgico (dimensionamento)
VLSI
Transstores 3
O inversor CMOS
Poli-silcio
In
Out
V
DD
GND
PMOS
2
Metal 1
NMOS
Contactos
N Well
VLSI
Transstores 4
Anlise DC de primeira ordem
V
OL
= 0
V
OH
= V
DD
V
M
= f(R
n
, R
p
)
V
DD
V
DD
V
in
= V
DD
V
in
=0
V
out
V
out
R
n
R
p
VLSI
Transstores 5
t
pHL
= f(R
on
.C
L
)
= 0.69 R
on
C
L
Resposta transitria
V
o ut
V
o ut
R
n
R
p
V
DD
V
DD
(a) Low to high (b) High to low
C
L
C
L
V
in
= V
DD
V
in
= 0
VLSI
Transstores 6
Linhas de carga PMOS
V
DSp
I
Dp
V
GSp
=-2.5
V
GSp
=-1
V
DSp
I
Dn
V
in
=0
V
in
=1.5
V
out
I
Dn
V
in
=0
V
in
=1.5
V
in
= V
DD
+V
GSp
I
Dn
= - I
Dp
V
out
= V
DD
+V
DSp
V
out
I
Dn
V
in
= V
DD
+V
GSp
I
Dn
= - I
Dp
V
out
= V
DD
+V
DSp
VLSI
Transstores 7
Caracterstica de carga do inversor CMOS
I
Dn
V
out
V
in
= 2.5
V
in
= 2
V
in
= 1.5
V
in
= 0
V
in
= 0.5
V
in
= 1
NMOS
V
in
= 0
V
in
= 0.5
V
in
= 1
V
in
= 1.5
V
in

= 2
V
in
= 2.5
V
in
= 1 V
in
= 1.5
PMOS
VLSI
Transstores 8
V
out
V
in 0.5 1 1.5 2 2.5
0
.
5
1
1
.
5
2
2
.
5
NMOS res
PMOS off
NMOS sat
PMOS sat
NMOS off
PMOS res
NMOS sat
PMOS res
NMOS res
PMOS sat
Curva de transferncia do inversor CMOS
NMOS off
PMOS res
NMOS sat
PMOS res
NMOS sat
PMOS sat
NMOS res
PMOS sat NMOS res
PMOS off
VLSI
Transstores 9
V
M
em funo da razo entre transstores
10
0
10
1
0.8
0.9
1
1.1
1.2
1.3
1.4
1.5
1.6
1.7
1.8
M
V

(
V
)
W
p
/W
n
V
M
=
(
V
Tn
+
V
DSATn
2
)
+r
(
V
DD
+V
Tp
+
V
DSATp
2
)
1+r
r=
k
p
V
DSATp
k
n
V
DSATn
V
M

r V
DD
1+r
com
para valores elevados de V
DD
VLSI
Transstores 10
Determinao de V
IH
e V
IL
V
OH
V
OL
V
in
V
out
V
M
V
IL
V
IH
Abordagem simplificada
V
IH
V
IL
=
(V
OH
V
OL
)
g
=
V
DD
g
V
IH
=V
M

V
M
g
V
IL
=V
M
+
V
DD
V
M
g
NM
L
=V
IL
NM
H
=V
DD
V
IH
VLSI
Transstores 11
Ganho g do inversor
g
1
I
D
(V
M
)
k
n
V
DSATn
+k
p
V
DSATp
\
n
\
p

1+r
(V
M
V
Tn
V
SATn
/ 2)(\
n
\
p
)
VLSI
Transstores 12
Contedo
Baseado em:
J. Rabaey, A. Chandrakasan, B. Nikolic
Digital Integrated Circuits, 2 ed, Prentice-Hall
z
Inversor
z
comportamento esttico
z
comportamento dinmico (tempo de propagao)
z
cadeias de inversores
z
Portas CMOS complexas
z
Esforo lgico (dimensionamento)
VLSI
Transstores 13
Atraso de propagao Abordagem 1
t
pHL

1
2
C
L
V
swing
I
AV

C
L
k
n
V
DD
com I
AV
=
k
n
2
(V
DD
V
th
)
2
(canal longo)
Corrente mdia calculada como o valor mdio de I
D
(V
DS
=V
DD
) [saturado] e
ID(V
DS
=V
DD
/2) [linear], com V
GS
=V
DD
.
VLSI
Transstores 14
Atraso de propagao Abordagem 2
V
DD
V
out
V
in
= V
DD
R
on
C
L
t
pHL
= f(R
on
.C
L
)
= 0.69 R
on
C
L
t
V
out
V
DD
R
on
C
L
1
0.5
ln(0.5)
0.36
VLSI
Transstores 15
Clculo de t
pHL

R
eq

3
4
V
DD
I
DSAT
(1
7
9
\V
DD
)
I
DSAT
=k '
W
L
(
(V
DD
V
T
)V
DSAT

V
DSAT
2
2
)
t
pHL
=ln(2) R
eqn
C
L
=0.69 R
eqn
C
L
com
Logo:
VLSI
Transstores 16
Resposta transitria
t
p
=0.69C
L
( R
eqn
+R
eqp
)
2
t
pHL
t
pLH
VLSI
Transstores 17
Atraso em funo de W e L
t
pHL
=0.69
3
4
C
L
V
DD
I
DSATn
=0.52
C
L
V
DD
(W/ L)
n
k '
n
V
DSATn
(V
DD
V
Tn
V
DSATn
/2)
t
pHL
0,52
C
L
(W/ L)
n
k '
n
V
DSATn
VLSI
Transstores 18
Rapidez: Qual a melhor razo NMOS/PMOS?
Alargar PMOS beneficia t
pLH
mas degrada t
pHL
. (Porqu?)

opt
=
.
r
(
1+
C
w
C
dn1
+C
gn2
)
r=R
eqp
/ R
eqn

opt
.r
Ignorando a pista:
tp
= W
p
/W
n
tpHL
tpLH
=
(W / L)
p
(W / L)
n
=
W
p
W
n

L
n
L
p
com r = razo entre as
resistncias de transstores P
e N das mesmas dimenses
VLSI
Transstores 19
Impacto do tempo de subida no atraso t
p
t
p
H
L
(
n
s
e
c
)
0.35
0.3
0.25
0.2
0.15
t
rise
(nsec)
1 0.8 0.6 0.4 0.2 0
Influncia da forma de
onda de entrada.
t
r
: 10% 90%
t
pHL
=
.
t
pHL(step)
2
+(t
r
/ 2)
2
VLSI
Transstores 20
Contedo
Baseado em:
J. Rabaey, A. Chandrakasan, B. Nikolic
Digital Integrated Circuits, 2 ed, Prentice-Hall
z
Inversor
z
comportamento esttico
z
comportamento dinmico (tempo de propagao)
z
cadeias de inversores
z
Portas CMOS complexas
z
Esforo lgico (dimensionamento)
VLSI
Transstores 21
Cadeia de inversores
C
L
Dado C
L
:
- Quantos andares para minimizar o atraso?
- Como dimensionar os inversores?
In
Out
Exemplo da avaliao do tempo de propagao inserido em circuito
VLSI
Transstores 22
Atraso de inversor: carga capacitiva
Assumir inversor equilibrado
cadeias de pull-up e pull-down iguais

aprox. resistncias iguais R

N
= R
P

aprox. tempos t
pLH
e t
pHL
t
p
=0.69 R
eq
(C
int
+C
ext
)
t
p
=0.69 R
eq
C
int
(1+C
ext
/ C
int
)=t
p0
(1+C
ext
/ C
int
)
C
int
: capacidade intrnseca
C
ext
: capacidade extrnseca (pista e gates atacadas: fan-out)
t
p0
: atraso intrnseco (sem carga)
VLSI
Transstores 23
Atraso do inversor: dependncia das dimenses
Quando um inversor aumentado de S (largura: W S W
ref
)
C
int
= S C
intref
e R
eq
= R
eqref
/ S
Nota: Transstor de referncia o mais pequeno transstor simtrico: t
pHL
= t
pLH
Ento:
t
p0
independente do dimensionamento
t
p
=0.69( R
ref
/ S )(S C
intref
)(1+C
ext
/(S C
intref
))
t
p
=0.69 R
ref
C
intref
(
1+
C
ext
S C
intref
)
=t
p0
(
1+
C
ext
S C
intref
)
VLSI
Transstores 24
O conceito de "fanout" efectivo
C
int
= C
gin
actualmente com

1
f = C
L
/C
gin
"fanout" efectivo
C
gin
: capacidade entrada da cadeia
t
p
=t
p0
(1+C
ext
/ C
gin
)=t
p0
(1+ f / )
O atraso de um inversor depende apenas da razo entre a
sua capacidade de carga externa e a sua capacidade de
entrada.
VDD
C
int C
gin
VLSI
Transstores 25
Dimensionamento de cadeias de inversores para N fixo
Equao de atraso tem N-1 incgnitas, C
gin,2
a C
gin,N
Minimizar o atraso, determinar N-1 derivadas parciais
Resultado: C
gin,j+1
/C
gin,j
= C
gin,j
/C
gin,j-1
Tamanho de cada andar a mdia geomtrica dos vizinhos.
-
cada andar tem o mesmo fanout efectivo (C
out
/C
in
)
- cada andar tem o mesmo atraso
C
g , j
=
.
C
g , j 1
C
g , j +1
VLSI
Transstores 26
Detalhes...
t
p
=t
p0

j=1
N
(
1+
C
g , j+1
C
g , j
)
Por exemplo:
6t
p
6C
g ,2
=t
p0
6
6C
g ,2
(
C
g ,1
C
g ,2
+
C
g ,2
C
g ,3
)
=0

C
g ,1

1
C
g ,2
2
+
1
C
g ,3
=0
C
g ,2
2
=C
g ,1
C
g ,3
C
g ,2
=
.
C
g ,1
C
g ,3
Derivam-se assim N-1 restries
Dimenso ptima: mdia geomtrica dos
vizinhos.
Cada inversor f vezes maior que o
anterior
Os outros termos so
independentes de C
g,2
logo a sua
derivada nula.
C
g ,2
2
=C
g ,1
C
g ,3

C
g ,3
c
g ,2
=
C
g ,2
C
g1
= f
VLSI
Transstores 27
Atraso mnimo e nmero de andares
Na situao ptima, cada andar aumentado de f (factor de aumento)
e tem fanout efectivo f:
Atraso mnimo:
Fan-out efectivo de cada andar:
f =
N
.
C
L
/C
g ,1
f =
N
.
F
F o "fanout" efectivo global
t
p
=N t
p0
(1+
N
.
F/ )
VLSI
Transstores 28
Qual o nmero ptimo de andares?
Problema: Para uma dada carga, C
L
e uma dada capacidade
de entrada C
in,
determinar o factor de aumento f ptimo.
Para = 0, f =e, logo N = ln (F)
f =e
(1+/ f )
Equivalente:
+
N
.
F
N
.
F ln( F)
N
=0
Diferenciar t
p
em ordem a N e igualar a zero, resulta em:
C
L
=FC
in
= f
N
C
in
com N=
ln F
ln f
VLSI
Transstores 29
"Fanout" efectivo ptimo f
Qual o f ptimo para um dado processso (caracterizado por )
f
opt
= 3.6
para = 1
f =e
(1+/ f )
VLSI
Transstores 30
Impacto de auto-carga sobre t
p
1.0 3.0 5.0 7.0
u
0.0
20.0
40.0
60.0
u
/
l
n
(
u
)
x=10
x=100
x=1000
x=10,000
Sem auto-carga, =0
Com auto-carga, =1
Tempo de propagao normalizado (t
p
/t
popt
) com funo de f
VLSI
Transstores 31
Impacto da utilizao de buffers: exemplo
Tabela de t
popt
/t
p0
para trs situaes (com =1):
F sem buffer 2 andares cadeia de inversores
10 11 8,3 8,3
100 101 22 16,5
1000 1001 65 24,8
10000 10001 202 33,1
VLSI
Transstores 32
Contedo
Baseado em:
J. Rabaey, A. Chandrakasan, B. Nikolic
Digital Integrated Circuits, 2 ed, Prentice-Hall
z
Inversor
z
comportamento esttico
z
comportamento dinmico (tempo de propagao)
z
cadeias de inversores
z
Portas CMOS complexas
z
Esforo lgico (dimensionamento)
VLSI
Transstores 33
Generalizao para circuitos CMOS estticos
complementares
V
DD
F(In1,In2,InN)
In1
In2
InN
In1
In2
InN
PUN
PDN
PMOS
NMOS
PUN e PDN so redes lgicas duais

VLSI
Transstores 34
Porta CMOS complexa (complementar, esttica)
OUT = D + A (B + C)
D
A
B C
D
A
B
C
VLSI
Transstores 35
Modelo para determinao de atrasos
A
R
eq
A
R
p
A
R
p
A
R
n C
L
A
C
L
B
R
n
A
R
p
B
R
p
A
R
n
C
int
B
R
p
A
R
p
A
R
n
B
R
n C
L
C
int
NAND2
INV
NOR2
VLSI
Transstores 36
Impacto do padro de entradas no atraso
z
Atraso dependente do padro das
entradas
z
Transio de 0 para 1
z
ambas as entradas a zero
atraso 0.69 (R
p
/2) C
L
z
uma entrada a zero
delay is 0.69 R
p
C
L
z
Transio de 1 para 0
z
ambas as entradas a um

atraso 0.69 2 R
n
C
L
C
L
B
R
n
A
R
p
B
R
p
A
R
n
C
int
VLSI
Transstores 37
Atraso em funo do padro de entradas
81
A= 10, B=1
80
A=1, B=10
45
A=B=10
61
A= 01, B=1
64
A=1, B=01
67
A=B=01
Atraso
(ps)
Padro de
entrada
NMOS = 0.5m/0.25 m
PMOS = 0.75m/0.25 m
C
L
= 100 fF
VLSI
Transstores 38
Questes de "fan-in"
D C B A
D
C
B
A
C
L
C
3
C
2
C
1
Atraso de Elmore:
t
pHL
=0.69 R
eqn
(C
1
+2C
2
+3C
3
+4C
L
)
Atraso de propagao deteriora-se rapidamente com o "fan-in" (n de
sinais de entrada): no pior caso, quadraticamente.
t
pHL
=0.69
(
R
1
C
1
+( R
1
+R
2
)C
2
+( R
1
+R
2
+R
3
)C
3
+( R
1
+R
2
+R
3
+R
4
)C
L
)
Supondo todos os transstores iguais:
VLSI
Transstores 39
Tempo de propagao em funo de "fan-in"
Regra prtica: Evitar portas lgicas com mais de 4 entradas.
VLSI
Transstores 40
Portas rpidas: tcnica 1
z
Aumento dos transstores
z
enquanto a capacidade de "fanout" (externa) for dominante
z
Dimensionamento progressivo
In
N C
L
C
3
C
2
C
1
In
1
In
2
In
3
M1
M2
M3
MN
Modelo de atraso de Elmore:
M1 > M2 > M3 > > MN
(FET mais prximo da sada o menor)
Pode reduzir atraso mais de 20%; ganhos
decrescentes com reduo das dimenses
VLSI
Transstores 41
Portas rpidas: tcnica 2
z
Ordem de transstores
caminho crtico
caminho crtico
atraso determinado pela
descarga de C
L
, C
1
and C
2
atraso determinado pela
descarga de C
L
VLSI
Transstores 42
Portas rpidas: tcnica 3
z
Estruturas lgicas alternativas
F = ABCDEFGH
objectivo: diminuir "fanin"
VLSI
Transstores 43
Portas rpidas: tcnica 4
z
"Isolar" fanin de fanout inserindo buffers
C
L
C
L
VLSI
Transstores 44
Portas rpidas: tcnica 5
z
Reduo da amplitude de tenso
z
reduo linear do atraso
z
tambm reduz consumo de potncia
z
A porta seguinte muito mais lenta
z
Ou necessrio usar sense amplifiers para
recuperar o nvel de tenso (memrias)
t
pHL
= 0.5 (C
L
V
DD
)/ I
DSATn
= 0.5 (C
L
V
swing
)/ I
DSATn
VLSI
Transstores 45
Contedo
Baseado em:
J. Rabaey, A. Chandrakasan, B. Nikolic
Digital Integrated Circuits, 2 ed, Prentice-Hall
z
Inversor
z
comportamento esttico
z
comportamento dinmico (tempo de propagao)
z
cadeias de inversores
z
Portas CMOS complexas
z
Esforo lgico (dimensionamento)
VLSI
Transstores 46
Dimensionamento de portas lgicas
z
Porta lgica caracterizada por quatro grandezas:
z
Cin, Cp (parasita), Rup, Rdn
z
Porta lgica = instncia de um circuito padro multiplicado por um factor de
aumento a
z
Dimensionar porta lgica = determinar a
z
Caractersticas do circuito padro:
z Capacidade de entrada C
t
z Capacidade intrnseca (parasita) C
pt
z Resistncia de pull-up = Res. Pull-down = R
t
z
Para uma porta dimensionada:
z C
in
= a C
t
z Rup = Rdn = R
i
= R
t
/a
zC
pi
= a C
pt
VLSI
Transstores 47
Modelo para o atraso de uma porta lgica
t
pabs
=0.69 R
i
(C
out
+C
pi
)
t
pabs
=0.69
(
R
t
a
)
C
in
(
C
out
C
in
)
+0.69
(
R
t
a
)
(aC
pt
)
Mapear numa equao da seguinte forma
t
pabs
=t(gf +p) com
f =
C
out
C
in
e t=0.69 R
inv
C
inv
d=gf +p atraso em unidades de t
g =
R
t
C
t
R
inv
C
inv
p=
R
t
C
pt
R
inv
C
inv
Usar este tempo como unidade
de referncia que caracteriza o
processo de fabrico para
converter entre valores relativos
e absolutos.
Para inversores: o esforo lgico g = 1 Para inversores: o esforo lgico g = 1
Valor tpico para p
inv
= 1
VLSI
Transstores 48
Atraso de uma porta lgica
Atraso de uma porta:
d= h + p
atraso de esforo
(effort delay)
atraso intrnseco
Esforo lgico:
h = g * f
esforo lgico
fanout efectivo = C
out
/C
in
O esforo lgico depende apenas da topologia, no das dimenses.
O esforo elctrico ("fanout" efectivo) depende da carga e das
dimenses da porta.
d = g * f + p
VLSI
Transstores 49
Definies de esforo lgico g
Definio 2: O esforo lgico de uma porta (lgica...) define-se
como a razo entre a sua capacidade de entrada e a capacidade
de entrada de um inversor capaz de fornecer a mesma corrente.
Definio 1: O esforo lgico de uma porta (lgica...) define-se
como o nmero de vezes que essa porta pior a fornecer
corrente que um inversor com a mesma capacidade de entrada.
Definio 3: O esforo lgico de uma porta (lgica...) define-se
como o declive da curva de atraso vs. fanout dividido pelo
declive da curva correspondente para um inversor.
VLSI
Transstores 50
Esforo lgico de algumas portas simples
Esforo lgico a razo entre a capacidade de entrada de uma porta e a capacidade
de entrada de um inversor com a mesma corrente de sada.
g=1 g=4/3 g=5/3
VLSI
Transstores 51
Esforo lgico: portas bsicas
VLSI
Transstores 52
Esforo lgico de portas (1)
Fan-out (h)

N
o
r
m
a
l
i
z
e
d

d
e
l
a
y

(
d
)
t
1 2 3 4 5 6 7
pINV
t
pNAND
F(Fan-in)
g = 1
p = 1
d = h+1
g = 4/3
p = 2
d = (4/3)h+2
Nota: onde est h deve ler-se f
VLSI
Transstores 53
Esforo lgico de portas (2)
VLSI
Transstores 54
Exemplos
1. Determinar o atraso do inversor FO4 (fanout-of-4)
d = f g+p=14+p
inv
=4+1=5
2. Determinar o atraso do uma porta NOR-4 que ataca 10 portas
idnticas.
d = f g+p=310+41=34
3. Determinar a frequncia de oscilao de um anel de N
inversores idnticos
d =f g+p=11+p
inv
=2
1
2 N F
=d t=(1+p
inv
)t atraso de cada andar de um oscilador
VLSI
Transstores 55
Estimao do atraso intrnseco
Situao: Porta lgica com a mesma corrente de sada do inversor de referncia.
Transstores tm canal com o mesmo comprimento. Relao (W/L)
p
/ (W/L)
n
=
Ento: (simplificando) O atraso da porta lgica X vezes o atraso do inversor de referncia
(p
inv
), em que X a razo entre a soma das reas (larguras) de difuso (fontes ou drenos)
ligadas ao n de sada da porta em considerao e as mesmas reas do inversor de
referncia.
p=
(

w
d
1+
)
p
inv
NAND-2: 1 transstor de pull-down de largura 2
2 transstores de pull-up de largura , o que leva a p = 2 p
inv
.
NAND-n: p = n p
inv
.
Para a porta NOR-n obtm um resultado idntico.
Trata-se de um simplificao importante. Para melhores resultados, deve calibrar-se o modelo a partir de
simulaes/estudos mais detalhados.
p=
C
ptx
C
inv
=
zC
pinv
C
inv
=zp
inv
C
ptx
=zC
ptinv
-z=
C
ptx
C
ptinv
2+2
1+
=2
VLSI
Transstores 56
Tabela de atrasos parasitas
Porta lgica Atraso parasita
Inversor p
inv
Nand n entradas n*p
inv
NOR n entradas n*p
inv
multiplexador n entradas 2*n*p
inv
xor, xnor n* 2
(n-1)
*p
inv
VLSI
Transstores 57
Esforo de ramificao
b=
C
onpath
+C
off path
C
onpath
C
i
C
total
C
off
C
on
Ao dimensionar apenas ao longo do
percurso, a porta lgica 1 tem de ser de
ser dimensionada contando no apenas
com a carga da porta 2, mas tambm com
a carga de C
off
(que no est a ser
dimensionada).
a dimensionar
2 1
f
1
=
C
on
+C
off
C
i
=
C
on
C
i

C
on
+C
off
C
on
=f
no_branch
b
VLSI
Transstores 58
Minimizar atraso com dois andares
D=( g
1
f
1
+p
1
)+( g
2
f
2
+p
2
)
f
1
=
C
2
C
1
f
2
=
C3
C2
f
1
f
2
=
C
3
C
1
=F
D=( g
1
f
1
+p
1
)+
(
g
2
F
f1
+p
2
)
6 D
6 f
1
=g
1

g
2
F
f
1
2
=0
g
1
f
1
=g
2
f
2
Generalizao: O atraso minimizado
quando cada andar exerce o mesmo esforo
(f*g).
O resultado independente das dimenses e
dos atrasos parasitas;
pode ser generalizado para qualquer nmero
de andares e esforo de ramificao.
VLSI
Transstores 59
Atraso ptimo de caminho longo
f
1
f
2
. f
N
=B F com B=

i
b
i
definindo g
1
g
2
.g
N
=G
H=( g
1
f
1
)( g
2
f
2
).( g
N
f
N
)=GBF
Esforo do caminho:
a) No uma medida directa do
atraso.
b) No depende da dimenso
dos circuitos
c) No alterado pela insero
de inversores
todos iguais, logo

h= f g

h
N
=H

h=H
1/ N

D=

( g
i
f
i
+p
i
)=N H
1/ N
+P
VLSI
Transstores 60
Nmero de andares ptimo
Cenrio: caminho com n
1
andares e n
2
inversores, N = n
1
+n
2
Assumir que se pode alterar n
2
. (No altera o esforo do caminho)

D=N H
1/ N
+
(

i =1
n
1
p
i
)
+( Nn
1
) p
inv
6

D
6 N
=H
1/ N
ln( H
1/ N
)+H
1/ N
+p
inv
=0
substituindo pelo atraso para nmero ptimo de andares j=H
1/

N
p
inv
+j(1ln(j))=0
que satisfaz a equao o esforo de andar ptimo para todos os
andares do percurso: independente das propriedades do caminho.
VLSI
Transstores 61
Aspectos pragmticos
se p
inv
=0 ento j=e=2.718
aproximao
j0.71 p
inv
+2.82
para p
inv
=1 temos j=3.59
Ou usar a tabela ...
Esforo de caminho H

N ( F
1/

N
+p
inv
)=(

N+1)( F
1/(

N+1)
+p
inv
)
Ou usar ...

Nlog
4
( H)
VLSI
Transstores 62
Esforo ptimo por andar: resumo
h
N
=H
h=
N
.
H
Cada andar "suporta" o mesmo esforo:

D=

(
g
i
f
i
+p
i
)
=NH
1/ N
+P
Atraso mnimo de percurso:
f
i
=h/ g
i
"Fanout" efectivo de cada andar:
Esforo dos andares: g
1
f
1
= g
2
f
2
= = g
N
f
N
Nmero ptimo de andares:

Nlog
4
( H)
VLSI
Transstores 63
Exemplo: Optimizao de um percurso
(determinao das capacidades de entrada)
g = 1
f = a
g = 5/3
f = b/a
g = 5/3
f = c/b
g = 1
f = 5/c
Fanout effectivo, F = 5
G = 25/9, B=1
H = FGB =125/9 = 13.9
h = H
1/4
= 1.93
c = 5 *Cin * g
4
/ h = 2.59 * Cin
b = 2.59 * Cin g
3
/ h = 2.23 * Cin
a = 2.23 * Cin g
2
/ h = 1.93 * Cin
C
in
i
=g
i
C
out
i

h= f
i
g
i
=g
i
C
out
i
C
in
i
C
in
VLSI
Transstores 64
Esforo lgico: Exemplo 2
D = N (FBG)
1/N
+ P
(a) D = 2 (3.33 F)
1/2
+ 9
(b) D = 2 (3.33 F)
1/2
+ 6
(c) D = 4 (2.86 F)
1/4
+ 7
F = 1 : b (9.65)
F = 12 : c (16.77)
VLSI
Transstores 65
Esforo lgico: Sumrio (1)
Calcular o esforo de percurso: H = GBF

Determinar o nmero ptimo de andares: N ~ log

4
(H)

Calcular o esforo do andar: h = H

1/N
Fazer um esboo do percurso

Determinar os tamanhos: C
in
= C
out
* g / h
Referncia: Sutherland, Sproull, Harris, Logical Effort, Morgan-Kaufmann 1999.
VLSI
Transstores 66
Esforo lgico: Sumrio (2)
Adaptado de: Logical Effort, Sutherland, Sproull & Harris
Resumo das definies
Conceito Andar (porta lgica) Percurso
esforo lgico g G=

g
i
esforo elctrico f =
C
out
C
in
F=
C
out (percurso)
C
in (percurso)
esforo de ramificao - B=

b
i
esforo h=gf H=GFB
atraso h D
H
=

h
i
nmero de andares 1 N
atraso intrnseco p P=

p
i
atraso d =h+p D=D
H
+P