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esercitazioni_sed

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04/28/2015

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Progettare, utilizzando solo porte AND, OR e NOT, due versioni di un circuito
combinatorio nell’ipotesi che gli ingressi siano su 4-bit e l’output sia il comple-
mento a due dell’ingresso e che valgano i seguenti vincoli:

a) il circuito `e sintetizzato a 2 livelli, pi`u eventuali inverter, se necessari per le
variabili di ingresso;

b) il circuito `e costituito da quattro identiche celle a 2-ingressi e 2-uscite, una
per ogni bit di peso della parola. Le celle sono connesse in cascata con
una struttura simile al passaggio del carry nei circuiti sommatori. Il valore
applicato al carry-bit in ingresso alla cella meno significativa `e 0.

c) Calcolare il costo del circuito in termini di gate per i due casi proposti e
determinare la soluzione pi`u economica in base a tale parametro.

Soluzione

a) La tabella di verit`a del complementatore a due `e

A B C D E F G H
0 0 0 0 0 0 0 0
0 0 0 1 1 1 1 1
0 0 1 0 1 1 1 0
0 0 1 1 1 1 0 1
0 1 0 0 1 1 0 0
0 1 0 1 1 0 1 1
0 1 1 0 1 0 1 0
0 1 1 1 1 0 0 1
1 0 0 0 1 0 0 0
1 0 0 1 0 1 1 1
1 0 1 0 0 1 1 0
1 0 1 1 0 1 0 1
1 1 0 0 0 1 0 0
1 1 0 1 0 0 1 1
1 1 1 0 0 0 1 0
1 1 1 1 0 0 0 1

che genera le seguenti equazioni booleane:

51

H = D
G =C⊕D
F = BC+BD+BC D
E = AB+ABC D+AC+AD

b) In questo caso la cella da replicare nel circuito deve tenere conto dell’al-
goritmo iterativo di generazione del complemento a due, ovvero, partendo
dal bit meno significativo si lasciano inalterati tutti i bit fino al primo uno
che rimane invariato, dopodich`e si procede a complementare tutti i bit pi`u
significativi.
La tabella di verit`a della cella `e

Bit Cin S Cout
0 0 0 0
0 1 1 1
1 0 1 1
1 1 0 1

da cui si definiscono le funzioni booleane

S = Bit⊕Cin
Cout = Bit+Cin

Lo schema risultante del circuito `e riportato In figura 5.1 .

Cin

Bit Cout

S

Cin

Bit Cout

S

Cin

Bit Cout

S

Cin

Bit Cout

S

0

D

H

C

B

G

A

F

E

Figura 5.1:

c) Si ipotizzi che il costo normalizzato di un inverter sia 1, il costo di un gate
elementare AND o OR sia pari al numero dei suoi ingressi e di conseguen-
za il costo di una porta XOR sia pari a 8 (costo di due AND a due ingressi

52

pi`u un OR a due ingressi pi`u il costo di due inverter per complementare le
due variabili di ingresso), a meno che gli ingressi siano gi`a complementati
altrove (come nel caso a).
Il costo complessivo per il caso a `e pari a 4+0+6+10+14 = 34.
Il costo complessivo per il caso b `e pari a 4 x (2+6+2) = 40.
Il caso a `e migliore rispetto al caso a in termini di gates usati, anche se si-
curamente il caso b `e modulare e quindi estensibile a qualunque numero di
bit in modo automatico mentre il caso a richiede sintesi ripetute al variare
del numero di bit. In compenso il caso b risulta essere pi`u lento in quanto si
deve attendere la propagazione del dato D attraverso tutta la catena di celle,
mentre il caso a presenta un ritardo dato comunque da quello di un inverter
pi`u quello di due porte logiche.

S

S

S

A

A 0

A 1

A 2

3

C 4

3

S2

1

0

Figura 5.2:

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