Lenguajepara sintesis y modelado de circuitos

VHDL
Lenguaje para sintesis y modelado de circuitos

VHDL
Lenguaje para sintesis y modelado de circuitos
Fernando Pardo Carpio Jose A. Boluda Grau
Dpto. Informatica y Electronica Universitat Valencia

La ley prohfbe fotocopiar esse libro

VHDL: Lenguaje para sinlesis y modelado de circuitos © Fernando Pardo Carpio y Jose A. Boluda Grau © De la edidon RA-MA 1999 MARCAS COMERClALES: Las designaciones utilizadas por las empresas para distinguir sus productos (hardware, software, sistemas operauvos, etc.) suelen ser marcas registradas, RA-MA ha intentado a 10 largo de esre Iibro distinguir las marcas comerciales de los terminos descripnvos, siguiendoel mismo estilo que utiliza el fabricame, sin inlenci6n de infringir la marca y s610 en beneflcio del propietario de Is misma. El CD adjunto a este libro incluye software completo de simejacion simetizador de ~."'mt RA-MA es marca comercial registrada. Se ha puesto el maximo empefio en ofrecer al lector una informacion completa y precise. Sin embargo, RA-MA Editorial no asume ninguna responsabilidad derivada de su U&O, ni tampoco por cualquier violaci6n de patentes ni otros derechos de terceras partes que pudieran ocurrir. Estapublicacion tiene por objeto proporcionar unos conocimientos precisos y acreditados sobre el tema Iratado. Su venta no supone para el editor ninguna forma de asistencia legal, administrativa ni de ningun otro Iipo. Caso de precisarse asesorta legal u otra forma de ayuda experta, deben buscarse los servicios de un profesional competente. Reservados todos los derechos de publicaci6n en cualquier idioma. VHDL de VERIBEST. Y INC.

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Seg(in 10 dispuesto en el C6digo Penal vigente ninguna parte de este libro puede ser reproducida, grabada en sistema de almacenamiento 0 transmitida en forma alguna iii por cualquier procedimiento, ya sea electronico, mecanico, reprografico, magnetico 0 cualquier otro, sin autorizaci6n previa y por escrao de RA-MA; su contenido esta protegido por la Ley que establece penas de prisi6n y/o muJtas a quienes intencionadamente, reprodujeren 0 plagiaren, en todo 0 en parte, una obra Iiteraria, artistica 0 cientffica, Editado por: RA-MA Editorial Ctra de Canillas, 144 28043 MADRID Telefono: 91 381 03 00 Telefax: 91 381 0372 Correa elecuonico: rama@arrakis.es Web Inlemel: hllp:l/www.ra-ma . es Autoedicion: Autores ISBN: 84-7897-351-6 Deposao Legal: M-6531-1999 Filmacion e impresion: Albadalejo, S.L. Impreso en Espana Primera impresi6n: Abril 1999

INDICE

PROLOGO CAPITULO 1. METODOLOGIA DE DISENO ...

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. .. .. ., 1.1 Concepto de herramientas CAD-EDA . . . 1.2 Disefio Bottom-Up 1.3 Disefio Top-Down. . . . . . . . . . . . . . 1.3.1 Ventajas del disefio Top-Down . . . 1.4 Ingenierfa concurrente

ix

1
1 4 5 7 7

CAPITuLo 2.
2.1 2.2 2.3 2.4 2.5

DESCRIPCION DEL DISENO . . . . . . . . . . . ..

. . . . . . . . . . . . . . . . . .. , . . . . . . . . . . . . . . . . . .. '.' ,
. . . . . . . . . . . . . . . . . .,

11
12 14 15· 15 16 16 18 19

Captura de esquemas . . . . . . . . Generacion de sfmbolos Disefiomodular . . . . . . . . . . . Disefiojerarquico EI netlist , . . . . . . . . . . . . . . 2.5.1 Elformato EDIF 2.5.2 Otros formatos de Netlist . . 2.5.3 Ejemplo de diferentes Netlist

,
..... ,

, . . . . . . . . . . . . . . . . .. . . ., . . .,

CAPITULO 3.
3.1

INTRODUCCION ALLENGUAJE VllDL

, 2S
26 28 , 28 29 . . .. 31 . . .. 32 33

Ellenguaje VHDL 3.1.1 VHDL describe estructura y comportamiento . . . . . . 3.2 Ejemplo basico y estilos de descripcion en VHDL 3.2.1 Descripcion algorftmica 3.2.2 Descripeion flujo de datos . . . . . . . . . . . . . . . . 3.2.3 Descripcion estructural . . . . . . . . . . . . . . . . . . 3.3 VHDL'87 YVHDL'93