Practicas Circuitos DIgitales-Luis Urdaneta

UNIVERSIDAD DE ORIENTE
NÚCLEO DE ANZOÁTEGUI
ESCUELA DE INGENIERÍA Y CIENCIAS APLICADAS
DEPARTAMENTO DE ELECTRICIDAD
Por Luis. D. Urdaneta G.

LABORATORIO DE CIRCUITOS DIGITALES
Punta Lógica
OBJETIVO GENERAL:
Construir y evaluar experimentalmente una punta de prueba de circuitos digitales.
OBJETIVOS ESPECÍFICOS:
• Iniciar al estudiante en el uso de circuitos integrados de las familias lógicas de

circuitos integrados TTL y CMOS.
• Distinguir los niveles lógicos permitidos para las entradas y salidas de circuitos
digitales de ambas familias.
• Conocer los parámetros de funcionamiento de circuitos digitales de distintas tec-

nologías.
• Construir una punta de prueba para circuitos fabricados con tecnologías TTL y
CMOS.
• Evaluar experimentalmente el circuito ensamblado.
PROCEDIMIENTO:
1. Diseñe el divisor de tensión del comparador de ventana y construya el circuito mos-

trado en la figura 1
2. Use la punta de prueba en circuitos digitales TTL y CMOS y verifique que los resul-
tados obtenidos se ajustan a las especificaciones técnicas del instrumento.
2
Fig. 1 Punta de prueba para circuitos digitales a) Diagrama funcional. b) Diagrama de conexiones
3
ESPECIFICACIONES:
• Alimentación desde el circuito bajo prueba.
TTL VCC = 5 V ± 5% CMOS 3 V ≤ VDD ≤ 18 V
• Protección contra sobrevoltaje e inversión de la tensión de alimentación.
• Compatibilidad con circuitos integrados:
TTL
74 74L 74S 74LS 74AS 74ALS 74F
CMOS
Serie 4000
74C 74HC 74HCT
TABLA PARA INTERPRETAR LA LECTURA DE LOS DIODOS LUMINOSOS

4
ASIGNACIÓN:
1. Analice con detalle el circuito de la punta de prueba, justifique la presencia de

cada bloque.
2. Para TTL y CMOS, determine y grafique la función de transferencia del compa-

rador de ventana. Especifique las tensiones de interes.,
3. Usando las especificaciones de margen de ruido para tecnología TTL (Ver: Wa-
kerley J. Digital Circuits) señales las subfamilias lógicas cuyos miembros pueden
probarse con la punta de prueba.
4. Calcule el tiempo en alto del multivibrador monoestable. Discuta el resultado.
5. Dibuje un diagrama de tiempos de las señales Vi, TRIGGER y OUTPUT, cuando la

entrada es un tren de pulsos de frecuencia 50 Hz y ciclo de trabajo 50%.
6. Rediseñe el instrumento para disponer de dos modos de funcionamiento selec-

cionados por medio de un interruptor de modo PULSO/MEMORIA.
En la posición MEMORIA la punta debe detectar transiciones rápidas de nivel o

pulsos muy estrechos (glitches), reteniendo la ocurrencia del evento de acuerdo
con la dirección de la conmutación. Si la transición es positiva los indicadores de
nivel bajo y de pulso deben activarse, mientras que si es negativa se iluminaran
los indicadores de estado lógico uno y de pulso.
3.- Simule en el µC la punta de prueba y presente un disquete con los archivos co-
rrespondientes.
Sugerencia:
Incluir el modo MEMORIA no requiere la conexión de un gran número de componentes (uno, apenas) al circuito de la
figura 1. Analice el modo de funcionamiento del temporizador LM555 antes de realizar esta parte de la asignación.
Detector de movimiento
OBJETIVO GENERAL:
Diseñar, construir y evaluar una máquina de estados para presentar el número de perso-
nas que permanecen en el interior de un local.
• Diseñar un sensor de dirección de movimiento.

• Usar un contador BCD ascendente/descendente.
• Presentar información digital en un indicador de siete segmentos.
PROYECTO:
El circuito debe contar el número de personas que pasan por un punto. Dos fototransistores
son usados para detectar el movimiento de las personas a través de una entrada. Se supone
que sólo puede pasar una persona a la vez por el pasillo de acceso. Un diagrama simplificado
del sensor se muestra en la figura 1.
(a) (b)
Fig.1 a. Detector de movimiento. b. Voltajes de salida de los detectores ópticos cuando una persona se mueve
de izquierda a derecha.
6
Cuando la vía de acceso al local está libre, los detectores ópticos perciben la luz desde las
lámparas y se mantienen en saturación. Las tensiones en las líneas A y B son ambas cero.
Cundo un objeto pasa a través del transistor, bloquea la luz emitida por LP1 o LP2, lo cual
ocasiona que el foto NPN correspondiente se corte y la tensión de colector respectiva suba a
VCC.
Su trabajo consiste en diseñar un circuito contador de acuerdo con el diagrama funcional de

la figura 2. El circuito óptico de entrada no debe ser diseñado. Para simplificar la aplicación,
se supone que la capacidad del local es de nueve personas. Aunque el diagrama de la figura
2 no lo indica, debe iluminarse un LED cuando el local esté lleno.
Las entradas de circuito son: un pulsador RESET para iniciar a cero el contador, un inte-
rruptor AJUSTE para presentar, en forma manual, el número de personas en la sala, las dos
líneas A y B desde el sensor de movimiento y una señal CLK de reloj para sincronizar la má-
quina de estados. Las salidas del control lógico son: una señal D que ordena disminuir en 1
la cuenta, una línea I que incrementa en 1 el contador y un comando E de error.
El contador debe incrementarse cuando el movimiento es hacia la derecha y debe disminuir

cuando el movimiento es hacia la izquierda. El diagrama de estados debe considerar todas
las transiciones que deben ocurrir cuando la persona se mueve en uno u otro sentido. Si en
algún momento ocurre una transición no esperada, el control debe ir hacia el estado inicial y
activar la salida E.
Fig.2 Contador de personas.

Cerradura digital con eeprom
OBJETIVO GENERAL:
Construir y evaluar experimentalmente una máquina de estados finitos.
• Usando una memoria EPROM, diseñar el control lógico de una cerradura de com-
binación digital.
• Realizar el montaje del circuito.
• Probar el funcionamiento del control secuencial.
PROYECTO:
Diseñar una cerradura digital para una puerta. Cuando la combinación introducida
sea la correcta se debe disparar un relé que permita la activación del mecanismo que
abre el portón. El aspecto mecánico del panel de la cerradura se muestra en la figura 1.
Fig. 1. Consola de la cerradura digital

8
La función de cada elemento de la consola se indica a continuación:
Pulsador para introducir dígitos
Indicador de espera de dígito
Anuncio de puerta abierta (Se apaga)
Fig. 2. Funciones de los elementos del panel.
La figura 3 muestra el diagrama funcional del sistema a diseñar. Para abrir la cerradura
de combinación se requiere que un control digital detecte y reconozca una secuencia
numérica específica N1, N2, y N3 introducida por medio del pulsador S1. Los pasos
necesarios para accionar el mecanismo que abre la puerta se describen a continuación:
PASO 1:
La operación se inicia pulsando S1 hasta que el LED se apague. Esto debe ocurrir en los
cinco segundos siguientes a la activación del pulsador.
Al presionar S1 durante un tiempo lo suficientemente largo para que ocurra una transi-
ción en reloj1, oi conmutará a nivel alto, pasando el sistema a un estado de inicio con el
diodo luminoso apagado. A partir de este evento se introducen los 3 dígitos de la combi-
nación.
PASO 2
Con el LED desactivado, se disponen de cinco segundos para pulsar N1 veces el interrup-
tor S1 e introducir el primer dígito de la combinación.
PASO 3
El diodo luminoso alumbrará por cinco segundos, lapso permitido para presionar N2 ve-
ces el pulsador S1.
PASO 4
El LED se apagará de nuevo por cinco segundos para introducir el tercer dígito.
PASO 5
Si la secuencia de tres dígitos introducidos corresponde a la combinación de la cerradura
y además han sido presentados dentro de los lapsos establecidos, la puerta se abrirá en los
siguientes cinco segundos.
Nota: El circuito debe aceptar los tres dígitos de la combinación.

9
Fig.3. Diagrama funcional de la cerradura digital

10
Fig.4. Control lógico con EPROM

11
GENERACIÓN DEL ARCHIVO A GRABAR EN LA EPROM.
Dos opciones:
1. Escribir un código en lenguaje de alto nivel.
2. Usar el programa ORCAD EXPRESS.
PROCEDIMIENTO:
1.- Realice el montaje del circuito.
2.- Verifique el funcionamiento de la red.
3.- Use el programa PROTEUS 6.9 para simular la máquina antes de probarla. Inclu-
ya el relé y los LEDs en el circuito a simular.
NOTA:
• El relé de 12 V lo entregará el preparador. Usted debe medir los parámetros

necesarios para realizar el diseño.
• Además de la información usual, el preinforme debe incluir el diseño del gene-

rador de reloj y el cálculo de los resistores R1, R2 y R3.
• En el informe justifique el uso de los dispositivos 7406 para guiar el LED1 y el

relé K1.

Arbitro de bus
OBJETIVO GENERAL:
Diseñar, construir y evaluar un circuito lógico para el control del uso de un bus.
• Diseñar un circuito que realice la técnica de arbitraje centralizado por con-
sultas con prioridad rotativa para cuatro periféricos.
• Construir y verificar el funcionamiento del diseño.
• Simular el árbitro de bus.
PROYECTO:
Un bus es un conjunto de cables que constituyen un canal de comunicación comparti-

do por los dispositivos de un sistema computacional. El modo de interconexión por
buses facilita la instalación de dispositivos de E/S (periféricos) nuevos y estos pueden
conectarse a máquinas con diferentes arquitecturas y/u organización, si tienen el mis-
mo tipo de bus.
Dispositivo 0 Dispositivo 1 Dispositivo 2 Dispositivo 3
solicitud
Arbitro Identificador de dispositivo 2 X
bus ocupado
Fig.1. Estructura de un bus de E/S.

13
Debido a que al bus se conectan varios periféricos los cuales pueden solicitar simultá-
neamente acceso al canal, se requiere alguna técnica para controlar el acceso. Arbitrar
el bus consiste en seleccionar de entre los dispositivos que esperan, el maestro que
usará el bus. Debido a que sólo un periférico puede transferir a la vez información por
las líneas de comunicación, es esencial un árbitro constituido por circuitos digitales
que dependiendo de la prioridad asignada a cada periférico, autorice el uso del canal a
la unidad que corresponda en el momento apropiado.
Debido a que se tienen cuatro periféricos se requieren dos bits para identificar cada
dispositivo, como indica la figura 1.
Periférico x1 x0
D0 0 0
D1 0 1
D2 1 0
D3 1 1
Para simplificar el diseño, se asume que la señal de solicitud interna de uso de bus de
cada dispositivo se mantiene activa mientras el periférico use el bus. Esto elimina la
necesidad de flip-flops para retener la señal de petición. Tampoco se usan registros
para mantener la dirección del dispositivo. De modo que la estructura de cada perifé-
rico será como indica la figura 2.
Fig.2. Dispositivo número 2.

14
Como el arbitro debe presentar en secuencia el identificador de cada periférico sobre

las líneas de identificación de dispositivo, conviene usar un contador binario para ge-
nerar las señales x1 y x0. Una elección correcta es el circuito 74LS169.En la figura 3 se
muestran las señales de entrada y salida del árbitro.
Fig.3. Arbitro del bus
El interruptor lógico inicio de la figura 3 habilita el funcionamiento del circuito. Con

este interruptor desactivado no habrá respuesta a las solicitudes de uso del bus. Con el
interruptor prioridad en uno, la prioridad de los dispositivos es D0 D1 D2 D3, siendo D0
el periférico de mayor prioridad. Colocando prioridad en cero lógico se invierte la
prioridad de los dispositivos.
Si durante la operación del circuito no se realizan solicitudes de acceso al bus, el con-

tador permanecerá desactivado y no responderá a la señal de reloj. Cuando exista una
o más peticiones de uso del canal de comunicación, el árbitro presentará sobre las lí-
neas de identificación, el número de cada dispositivo. Esto se hará en forma ascenden-
te o descendente de acuerdo con la posición del interruptor prioridad.
Cuando las señales x1x0 contengan la dirección de un periférico que está solicitando
acceso, el árbitro autorizará al dispositivo en cuestión a que realice transferencias
sobre el bus. Esto activará la señal bus ocupado y deshabilitará el contador el cual
mantendrá su estado actual. La prioridad rotativa se refiere al hecho que cuando un
periférico usa el bus, pasa a tener la mínima prioridad para garantizar que todos los
periféricos podrán actuar como maestros en algún momento.
Una vez que el dispositivo autorizado libera el bus, el árbitro continuará presentando
la dirección de los dispositivos continuando la secuencia detenida cuando se cedió el
acceso al último periférico.
El contador 74LS169 es un contador binario de 4 bits sincrónico, ascenden-

te/descendente y con carga paralela. Esta última propiedad permite programar la
15
cuenta desde 00-11 o desde 11-00. También tiene dos entradas de habilitación para
detener la cuenta en cualquier instante.
Su trabajo consiste en diseñar el circuito digital para el árbitro mostrado en la figura 1,

de acuerdo con las especificaciones dadas. El circuito construido debe tener nueve
diodos luminosos. Cuatro de estos (uno por periférico) indicarán si el dispositivo co-
rrespondiente solicita acceso al bus. Uno de otros cuatro (uno por periférico) señalará
cual dispositivo está usando el bus. El noveno LED se iluminará cuando el bus esté
ocupado.
OBSERVACIONES:
• Diseñe los comparadores de 2 bits usando puertas lógicas.

• Use resistencias limitadoras para los diodos luminosos. Calcule el valor apropiado para de
Rlim.
• Calcule el valor del resistor R de los interruptores lógicos.
• El controlador debe realizarse con lógica combinatoria exceptuando el contador.
PROCEDIMIENTO:
2.- Verifique el funcionamiento del circuito.
3.- Simule el controlador.


Controlador de comunicaciones
OBJETIVO GENERAL:
Diseñar, construir y evaluar un circuito lógico para el control de un receptor de
comunicaciones serie.
• Diseñar un circuito controlador de comunicaciones.
• Establecer la comunicación entre dos microcomputadores
PROYECTO:
Un circuito controlador de comunicaciones permite que un computador reciba in-

formación por un canal serie desde un periférico. El dispositivo de entrada su-
ministra, además de los datos serie, un reloj para sincronizar la transmisión. Se
supone que cada bit es válido en el flanco posterior del reloj. La figura 1 mues-
tra el modo de interconexión entre el controlador y un computador.
D0-D7
Eserie
CONTROLADOR
Rx-Listo CLK
Dato-Ok
µC Err-Par
Err-Ret
Reset-Err
CS
Fig.1. Receptor serie.

17
Los datos transmitidos por el dispositivo externo son recibidos por la entrada
serie Eserie y la señal de reloj se aplica a la entrada CLK de la figura 1. El circuito de
comunicaciones acepta continuamente un flujo de bits por la línea Eserie y los agrupa
como caracteres de 8 bits (bytes) presentándolos en las salidas D0-D7. Cuando se haya
completado la transferencia de un byte, el controlador activará la señal Rx-Listo para
indicar al computador que se ha recibido un carácter desde el dispositivo de E/S y que
su código está en D0-D7.
Además, con la entrada del octavo bit el circuito receptor detectará si la pari-
dad del dato transferido es impar. Una vez que el computador lee el carácter, aplica al
controlador una señal Dato-Ok que desactiva la salida Rx-Listo como antesala a la
aceptación del dato siguiente.
El circuito de recepción deberá generar dos señales de error:
1. Err-Par: Cuando el dato transferido tenga paridad par.
2. Err-Ret: Cuando la señal Dato-Ok sea recibida después de la entrada del

primer bit del carácter siguiente.
Cuando ocurra un error durante la recepción, el computador desactivará las

banderas de error usando la línea Reset-Err. Finalmente la entrada CS habilita la acep-
tación de bits por la entrada serie.
FUNCIONAMIENTO
El diagrama funcional del circuito a diseñar se muestra en la figura 4. Al inicio el

contador de bits estará en cero, al igual que las salidas Rx-Listo, Err-Par y Err-
Ret. El control lógico deberá además deshabilitar la detección de paridad.
Cuando se complete la transmisión de un carácter desde el periférico deberán
activarse Rx-Listo, la línea DE y el Reset del detector de bit ocho. Cuando el
computador lleve a nivel alto Dato-Ok, retornará a cero Rx-Listo, se levantará
el Reset del contador y se inhibirá la detección de paridad. Cuando ocurra un
error, el computador no generará la señal Dato-Ok. En su lugar, activará la sa-
lida Reset-Err, la cual tendrá iguales funciones que Dato-Ok y además deberá
desactivar el comando Err-Ret, si está en nivel alto.
PROCEDIMIENTO:

18
Fig.4. Diagrama funcional del controlador de comunicación serie.


Control de Nivel
OBJETIVO GENERAL:
Diseñar, construir y evaluar un circuito lógico para el control del nivel de líquido de
un tanque.
• Diseñar un circuito decodificador para los pulsadores de selección de fun-
ción.
• Usando la información de salida del decodificador, realizar el controlador de
nivel.
PROYECTO:
El diagrama del depósito al cual debe controlarse el nivel se muestra en la figura 1.
Fig.1. Depósito y válvulas de control de flujo de entrada (Ve) y de salida (Vs)

20
Se requiere diseñar un circuito digital para el tanque mostrado en la figura 1.

Para realizar su función el controlador deberá accionar (abrir/cerrar), de acuerdo con
el nivel del tanque, la válvula Ve de entrada de líquido y la válvula Vs de salida de lí-
quido. La magnitud del nivel es medida continuamente por un sensor/detector de nivel
(no mostrado) el cual entrega una palabra de 8 bits M7-M0.
La función que debe ejecutar el controlador es seleccionada por el operador

mediante pulsadores ubicados en un panel como muestra la figura 2.
Fig.2. Consola del operador
Cada elemento de la consola se describe a continuación:
Detiene el proceso.
Vacía el depósito.
Llena el tanque.
Mantiene el nivel en un valor prefijado.
Indicador de válvula de entrada abierta.
Indicador de válvula de salida abierta.
Fig.3. Funciones de los elementos de la consola.

21
Como indica la figura 3, existen cuatro pulsadores de función y dos indicadores luminosos para el estado de
las válvulas.
FUNCIONES:
1. PARAR:
Detiene la operación en progreso y cierra ambas válvulas.
2. VACIAR:
El depósito se vacía totalmente.
3. LLENAR:
El tanque se llena hasta el tope evitándose el rebose del líquido.
4. CONTROL:
El circuito digital controlará el nivel de líquido llevándolo y manteniéndolo en un nivel prefijado por medio de una
palabra de referencia R7-R0. Además, el sistema debe ser capaz de corregir cualquier perturbación (variaciones de
caudal, fugas, defectos de las válvulas…) y readaptarse a un nuevo nivel si la referencia es cambiada a lo largo del
proceso.
DESCRIPCIÓN DEL CIRCUITO
Un diagrama funcional del circuito a diseñar se muestra en la figura 4. El decodifica-

dor usa lógica combinatoria para generar en las salida x2-x1 un código binario corres-
pondiente al pulsador activado.
Pulsador x2 x1
Parar 0 0
Vaciar 0 1
Llenar 1 0
Control 1 1
La salida y del decodificador sube a nivel alto cuando un interruptor de entrada es ac-
tivado. Esta señal dispara un circuito monoestable por 20 ms, permitiendo la carga del
código del pulsador en un registro de 2 bits.
Las salidas del registro indican al controlador de nivel la función que debe realizar. Las
salidas: z1 y z2 indican el estado de las válvulas de entrada y salida del líquido.
22
Fig.4 Diagrama funcional del circuito de control de nivel
OBSERVACIONES:
• Diseñe el registro de 2 bits usando flip-flops.

• El multivibrador monoestable puede realizarse con un 74LS121.
• Use resistencias limitadoras para los diodos luminosos. Calcule el valor apropiado para de
Rlim.
• Calcule el valor del resistor R de los pulsadores.
• Suponga que un cero lógico cierra la válvula y un nivel alto la abre.
• El controlador debe realizarse con lógica combinatoria: multiplexores, comparadores y com-
puertas.
PROCEDIMIENTO:
INFORME:
1. Indique las razones por la cual no se usa la señal y para cargar en el registro de 2
bits la información a la salida del decodificador.
2. Explique cual es la función del multivibrador monoestable.
3. Justifique el valor de 20 ms para el ancho de pulso de salida del monoestable.

Unidad Aritmética y lógica
OBJETIVO GENERAL:
Analizar el modo de operación de una Unidad Aritmética Lógica (ALU).
• Introducir el concepto de la ALU como unidad operativa del computador.
• Usar el método de complemento dos para ejecutar operaciones aritméticas de

números binarios con signo.
• Diseñar y construir la sección aritmética ( ± ) de una ALU usando circuitos

integrados TTL fabricados con densidades de integración SSI y MSI.
• Simular el circuito digital y verificar su funcionamiento.
• Comprobar experimentalmente la ALU diseñada.
• Presentar el diseño en papel de la sección lógica de la ALU (AND, OR,

XOR)
24
PROYECTO:
Su trabajo consiste en diseñar una unidad central de proceso (CPU) primitiva, constituída
por una máquina de estados que controla una unidad aritmética de 4 bits. La sección
aritmética es capaz ejecutar operaciones de suma y sustracción de números binarios con
signo. El diagrama funcional simplificado del circuito digital se muestra en la figura 1.
Bus de datos
Z0
Acumulador Registro B reloj
Con-
Z1 trol
BANDERAS
Sumar/restar
ALU
Fig. 1 Unidad aritmética para números de 4 bits.
Las operaciones de suma o resta se realizan usando como operandos el contenido

de los registros A (acumulador) y del registro B, como ilustra la figura 1. El resultado
de la operación debe transferirse al registro acumulador.
La unidad aritmética es un circuito sumador/sustractor paralelo de 4 bits, el cual

utiliza complemento a dos para representar números negativos. De acuerdo con el resul-
tado de la operación ejecutada por la ALU, se deben asignar los estados de los bits del
registro de banderas. El bloque denominado banderas es un registro de 3 bits (Z, C, S)
cuya función es indicar ciertas condiciones relacionadas con el resultado obtenido, según
se indica a continuación:
Bandera
Cero (Z) Debe ser uno cuando el resultado de la operación es cero.
Acarreo (C) Se activa a uno cuando exista un desborde del bit 7 del A.
Signo (S) Indica el signo del resultado.

25
FUNCIONAMIENTO:
El control lógico debe gobernar el circuito, los pasos a seguir para ejecutar una opera-
ción son los siguientes:
1. Seleccionar la operación a realizar.
2. En el primer ciclo de reloj se debe cargar el contenido del bus de datos en el registro B. Se Supone que acumulador
contiene el resultado de una operación previa.
3. El segundo ciclo de reloj carga la salida de la ALU en el acumulador y asigna

los estados de las banderas.
4. El circuito debe regresar al paso 2. Una entrada asincroníca permitirá poner a

cero el acumulador.
PROCEDIMIENTO:
1. Realice el montaje del circuito proyectado.
2. Verifique el funcionamiento.
3. Simule la unidad usando un microcomputador.
4. Presente un diagrama del circuito que permita cumplir con el último objetivo
específico.
Central eléctrica
OBJETIVO GENERAL:
Diseñar, construir y evaluar un circuito digital para el control de una central eléctrica.
• Realizar la máquina de estados programando una memoria EPROM.
• Simular el circuito.
• Construir y verificar el funcionamiento del controlador de la central.
PROYECTO:
Una central eléctrica contiene cuatro generadores cada uno de los cuales puede entregar a
una carga ZL una potencia máxima de 200 Kw.
Fig. 1. Central con generadores de corriente alterna.

27
Diseñar un circuito secuencial para el control de la conexión de los generadores a la carga

usando el circuito mostrado en la figura 2. Las entradas del controlador son: la señal de
reloj CLK y las tres salidas W2-0 del sensor de potencia en la carga. El controlador puede
activar tres salidas a nivel alto para la conexión/desconexión de tres de los generadores.
Las salidas del sensor de potencia indican continuamente la medida de acuerdo con el código mostrado
en la siguiente tabla:
W2 W1 W0 Consumo (Kw)
0 0 0 0 ≤ PL < 100
0 0 1 100 ≤ PL < 200
0 1 0 200 ≤ PL < 300
0 1 1 300 ≤ PL < 400
1 0 0 400 ≤ PL < 500
1 0 1 500 ≤ PL < 600
1 1 0 600 ≤ PL < 700
1 1 1 700 ≤ PL < 800
ESPECIFICACIONES:
El modo de operación de la central es el siguiente:
• El generador G1 siempre está funcionando independientemente de la demanda

de la carga.
• La máquina G2 entra en operación cuando la potencia exigida por la carga al-

canza 200 Kw, el generador G3 se conecta cuando el consumo es de 400 Kw
y G4 cuando es de 600 Kw.
• Se provee de histéresis a la desconexión de los generadores de modo que el

cuarto generador se desconecta cuando el consumo es de 500 Kw, el tercero
cuando lo hace por debajo de 300 Kw y el segundo por debajo de 100 Kw.
La variación de la potencia demandada es siempre continua e inferior a 100 Kw.

28
Fig.2 Controlador de la central eléctrica.

Control de temperatura
OBJETIVO GENERAL:
Diseñar, construir y evaluar un circuito digital para control de temperatura.
• Diseñar una máquina de estados programando una memoria EPROM.
• Construir y comprobar el funcionamiento del controlador de tempera-

tura.
PROYECTO:
Diseñar una máquina de estados para el control de temperatura usando el circuito

mostrado en la figura 1. Las entradas del controlador son: la señal de reloj CLK y las
tres salidas T2-0 del sensor de temperatura. El controlador puede activar tres salidas:
un sistema de calentamiento C, un sistema de refrigeración R y una señal de alarma A.
30
Las salidas del sensor de temperatura indican la medida de acuerdo con el código mos-
trado en la siguiente tabla:
T2 T1 T0 Temperatura
0 0 0 T < 20 ºC
0 0 1 20 ºC ≤ T < 22 ºC
0 1 0 22 ºC ≤ T < 25 ºC
0 1 1 25 ºC ≤ T < 28 ºC
1 0 0 28 ºC ≤ T ≤ 30 ºC
1 0 1 30 ºC < T
ESPECIFICACIONES:
• La temperatura debe mantenerse entre 22 ºC y 28 ºC. Si La temperatura sa-

le de este rango debe activarse un calentador o un enfriador, según el caso.
• Si está activado el sistema de refrigeración/calentamiento, se mantendrá en

operación hasta cuando la temperatura disminuya/aumente hasta 25 ºC.
• Si la temperatura en superior a los 30 ºC o inferior a 20 ºC, se activará una

alarma hasta cuando la temperatura regrese al rango 22 ºC ≤ T ≤ 28 ºC.
• El sistema inicia la operación en un estado en el cual la temperatura está en

el margen 22 ºC ≤ T ≤ 28 ºC.
• Suponga que la temperatura varía en forma lenta, sin saltos repentinos.

31
Fig.1 Controlador de temperatura

Fotocopiadora
OBJETIVO GENERAL:
Diseñar, construir y evaluar un control lógico para la selección del número de

copias de una máquina fotocopiadora.
• Comprobar el funcionamiento de circuitos digitales biestables, conta-

dores, comparadores.
• Cargar información usando pulsadores con rebotes suprimidos.
• Presentar información digital en indicadores de siete segmentos.
PROYECTO:
El número de copias (1-99) que debe realizar una máquina de fotocopias puede ser
seleccionado por el usuario por medio de pulsadores ubicados en el equipo como
muestra la figura 1.
Fig.1. Consola de la maquina

33
La función de cada pulsador se indica a continuación:
entrada de decenas
entrada de unidades
pantalla con indicadores de siete segmentos
puesta a cero
inicio
Después de seleccionarse la cantidad de fotocopias, se presiona el pulsador ∗ y la má-

quina debe imprimir el número de copias estipulado. La fotocopiadora tiene tres mo-
dos de operación: programación, operación y bloqueo.
Modo de programación:
El control lógico debe asegurar la entrada del equipo en esta forma de funcionamiento
en los siguientes casos:
• Al aplicarse energía al equipo.

• Cuando el aparato termine una sesión de fotocopiado.
Al encenderse la copiadora, la pantalla debe presentar el número cero en el dígito de
unidades y el de las decenas debe estar apagado. Para elegir el total de copias se usan
los pulsadores x10 y x1. Por ejemplo, para 26 copias: se pulsa dos veces x10 y seis
veces x1.
Modo de operación:
Esta modalidad de funcionamiento la activa el interruptor de inicio∗, a menos que el

número de copias fijado sea cero. La presión del botón ∗ almacena el número de co-
pias fijado y pone a cero en el contador. A la vez, se indica a la máquina que debe
arrancar el mecanismo de impresión de copias. Al sacarse la última copia, se detiene el
proceso de copiado y el control lógico ordena el retorno al modo de programación.
Modo de bloqueo:
Cuando no hay papel en la bandeja, un circuito opto electrónico lo notifica al control

lógico, el cual bloque el sistema. En este modo los pulsadores son desactivados y la
pantalla permanece apagada. Al cargarse papel en la bandeja, el proceso de fotocopia-
do continúa donde se interrumpió por falta de papel.
34
Un diagrama de bloques del circuito se muestra en la figura 2. El control de la fotoco-

piadora esta compuesto por dos contadores por décadas. En el modo de programación
los contadores BCD operan en forma independiente y son guiados por un reloj gene-
rado por la activación de los pulsadores x10 (reloj2) y x1 (reloj1). La información
numérica generada debe presentarse en pantalla.
Una vez seleccionado el número de copias (NC) y presionado el botón inicio, se entra
en el modo de operación. El control lógico emite un pulso de carga para transferir el
NC a las salidas de un registro de 8 bits. A continuación se ponen a cero los contado-
res y se genera la una señal, activa en alto, la cual notifica al equipo que proceda a
iniciar el proceso de copia.
Fig.1 Selector de número de pulsos
a2-g2 a1-g1
Bloquear cero BCD/7 SEG

PROCEDIMIENTO: BCD/7 SEG
D2-A2 D1-A1
1.- Realice el montaje del circuito proyectado.
Apagar
pantalla
2.- Verifique el funcionamiento del selector.
3.- Simule el circuito reloj2

contador
comparador
decenas
D2-A2 8 bits
reset D2-A2
D1-A1
CONTROL D1
D2-A2
Q 7-Q0
LÓGICO D1-A1
registro
8 bits
reloj1
D1-A1
CARGA
o
c
iniciar copiado
sp
1 P/copia clk
Fig.2 Diagrama funcional del circuito de control

35
A medida que se saca cada copia se genera un pulso que es registrado por el contado
BCD, configurado en el modo de programación como un contador de dos dígitos
BCD. Las salidas DCBA de ambos contadores son comparadas continuamente con el
NC por un dispositivo comparador de 8 bits. Cuando las entradas del comparador sean
iguales, su salida entrega una señal que debe poner la línea iniciar copiado en nivel
bajo, deteniendo el mecanismo de fotocopiado. De seguido el control debe entra nue-
vamente en el modo de programación.
El pulsador de puesta a cero activa un comando asincrónico que inicia los contadores
y los flip-flops del control lógico. Cuando la existencia de papel se agota, la máquina
lo indica poniendo nivel lógico alto la línea sin papel. Una vez activada esta señal, el
control lógico debe forzar al sistema al modo de bloqueo. En esta modalidad el circui-
to no responde a la activación de los interruptores de selección de número o de inicio
y los indicadores permanecen apagados.
En el diagrama de la figura 2 no se muestra como apagar la pantalla. Consulte en la

hoja de datos del decodificador BCD-7SEG la forma de oscurecer simultáneamente
todos los segmentos del indicador.
PROCEDIMIENTO:
3.- Simule el circuito
ASIGNACIÓN:
Considere la modificación del diseño usando contadores independientes para seleccio-

nar y para registrar el número de copias. Esto elimina el registro de 8 bits y tal vez
simplifique el control lógico. Para presentar la información en la pantalla, puede multi-
plexarse las salidas de los contadores. Discuta ambos diseños, señale ventajas, desven-
tajas y costos de construcción.
Nota importante:
La señal 1pulso/copia es generada después que el sistema está en operación. De modo que no puede usarse como reloj
de los dispositivos de memoria del control lógico.
Fotocopiadora 2
OBJETIVO GENERAL:
Diseñar, construir y evaluar un control lógico para la selección del número de

copias de una máquina fotocopiadora.
• Comprobar el funcionamiento de circuitos digitales biestables, contadores,

comparadores.
• Cargar información usando pulsadores con rebotes suprimidos.
PROYECTO:
El número de copias (1-99) que debe realizar una máquina de fotocopias puede ser
seleccionado por el usuario por medio de pulsadores ubicados en el equipo como
muestra la figura 1.
Fig.1. Consola de la maquina

37
La función de cada pulsador se indica a continuación:
Entrada de decenas
Entrada de unidades
Pantalla con indicadores de siete segmentos
Puesta a cero
Inicio
Después de seleccionarse la cantidad de fotocopias, se presiona el pulsador * y la

máquina debe imprimir el número de copias estipulado. La fotocopiadora tiene tres
modos de operación: programación, operación y bloqueo.
Modo de programación:
El control lógico debe asegurar la entrada del equipo en esta forma de funcionamiento
en los siguientes casos:
• Al aplicarse energía al equipo.

• Cuando el aparato termine una sesión de fotocopiado.
Al encenderse la copiadora, la pantalla debe presentar el número cero en el dígito de

unidades y el de las decenas debe estar apagado. Para elegir el total de copias se usan
los pulsadores x10 y x1. Por ejemplo, para 26 copias: se pulsa dos veces x10 y seis
veces x1.
Modo de operación:
Esta modalidad de funcionamiento la activa el interruptor de inicio, a menos que el

número de copias fijado sea cero. La presión del botón * indica a la máquina que debe
arrancar el mecanismo de impresión de copias. Por cada copia impresa el contador
debe descender en uno. Al sacarse la última copia el contador debe estar en cero y
debe detenerse el proceso de copiado. El control lógico debe ordenar el retorno al
modo de programación.
Modo de bloqueo:
Cuando no hay papel en la bandeja, un circuito optoelectrónico lo notifica al control

lógico, el cual bloquea el sistema. Al cargarse papel en la bandeja, el proceso debe
38
continuar donde se detuvo. En este modo los pulsadores son desactivados y la pantalla
permanece apagada.
Un diagrama de bloques del circuito se muestra en la figura 2. El control de la fotoco-

piadora esta compuesto por dos contadores up/down por décadas. En el modo de pro-
gramación los contadores BCD operan en forma independiente en el modo ascendente
y son guiados por un reloj generado por la activación de los pulsadores x10 (reloj2) y
x1 (reloj1). La información numérica generada debe presentarse en pantalla.
Una vez seleccionado el número de copias (NC) y presionado el botón inicio, se

entra en el modo de operación. El control lógico genera la una señal, activa en
alto, para notificar al equipo que proceda a iniciar el proceso de copia
Fig.1 Selector de número de pulsos a2-g2 a1-g1
BCD/7 SEG BCD/7 SEG
D2-A2 D1-A1
PROCEDIMIENTO: Apagar
pantalla
2.- Verifique el funcionamientoreloj

del2 selector.
contador
decenas
detector
D2-A2 D2-A2 de cero
3.- Simule el circuito D1-A1
CONTROL
B0
LÓGICO reset
reloj1
D1-A1
o
c
iniciar copiado
sp
1 P/copia clk
Fig.2. Diagrama funcional del circuito de control
A medida que se saca cada copia se genera un pulso que es registrado por el contador
BCD, configurado en el modo de programación como un contador de dos dígitos
BCD en modo descendente. Las salidas DCBA de ambos contadores son examinadas
continuamente para detectar la llegada a cero e indicar al control lógico que debe po-
39
ner la línea iniciar copiado en nivel bajo para detener el mecanismo de fotocopiado.
De seguido el control debe entra nuevamente en el modo de programación.
El pulsador de puesta a cero activa un comando asincrónico que inicia los contadores
y los flip-flops del control lógico. Cuando la existencia de papel se agota, la máquina
lo indica poniendo nivel lógico alto la línea sin papel. Una vez activada esta señal, el
control lógico debe forzar al sistema al modo de bloqueo. En esta modalidad el circui-
to no responde a la activación de los interruptores de selección de número o de inicio
y los indicadores permanecen apagados.
En el diagrama de la figura 2 no se muestra como apagar la pantalla. Consulte en la

hoja de datos del decodificador BCD-7SEG la forma de oscurecer simultáneamente
todos los segmentos del indicador.
PROCEDIMIENTO:
3.- Simule el circuito


Medidor de nivel
OBJETIVO GENERAL:
Diseñar, construir y evaluar un circuito digital para medir y presentar el nivel de líquido
en un tanque.
• Usar un contador binario descendente
• Introducir el concepto de memoria.
PROYECTO:
La medida del nivel del depósito se basa en la emisión de una señal de ultrasonido y la
recepción del eco reflejado en la superficie del líquido. La figura 1 muestra la ubicación
del transmisor/receptor usado como sensor de nivel.
Pulso transmitido,
Tx
Fig.1. Transductor ultrasónico de nivel

41
Fig.2. Pulso transmitido y eco reflejado.
El tiempo que transcurre entre la emisión del pulso y la recepción del eco depende del
nivel del tanque. En la figura 2 se observa que este retardo es de 50 ms cuando el depósi-
to está a plena capacidad, mientras que cuando está vació, el eco es detectado 150 ms
después de la transmisión inicial.
Su trabajo consiste en diseñar un circuito que mida y presente el nivel de líquido en el

tanque entre 10% y 90 %, con incrementos de 10%. Cuando el depósito esté lleno o
cuando no contenga líquido, debe emitirse una señal de alarma visual.
Un diagrama de bloques del circuito se muestra en la figura 3. Se usa un multivibrador

monoestable para crear una ventana de medida de 150 ms. Un contador 74LS193 en
modo descendente contará el número de pulsos de 10 ms que atraviesen la ventana desde
la transmisión de Tx hasta la recepción de Rx. El arribo de Rx actualizará el indicador.
La presentación de 7, por ejemplo, indica un 70% del nivel del tanque. En caso de viola-
ción del los límites de 10% y 90% debe apagarse la pantalla e iluminarse un LED.
El pulso transmitido Tx dispara un circuito monoestable cuya salida permanecerá en nivel

alto por 150 ms, dejando pasar hacia la entrada de reloj descendente (DN) del contador,
un tren de pulsos de periodo 10 ms. La señal Tx activa un segundo monoestable que ge-
nera un pulso muy estrecho para cargar el contador con el valor prefijado en la entradas
Di. El dispositivo 74LS193 debe ser cableado para contar hacia abajo y debe ser iniciado
por Tx al valor adecuado para la indicación correcta del nivel del depósito. Tome en
cuenta que si el tanque está vacío se aplicaran 15 pulsos al contador antes de la llegada
de Rx y 5 pulsos en caso de estar lleno.
42
La llegada del pulso reflejado Rx activa el registro latch 74LS75 y permite la indicación
numérica de la medida realizada. Las entradas al control lógico son salidas del registro y
la señal de eco reflejado. Con esta información el control debe generar el comandos de
actualización de la pantalla y en caso de alarma las señales y de activación del LED y de
apagado del indicador visual.
PROCEDIMIENTO:
INFORME:
³ Explique la razón por la cual se exige que el pulso de inicio del contador sea de muy
corta duración. Si esta señal estuviese activa durante 15 mS ¿Cuál sería el error in-
troducido en la medida?
³ Calcule la altura del tanque.
³ Determine la distancia entre el sensor ultrasónico y el tope del líquido.
³ Simule el circuito.
43
Fig.3 Diagrama funcional del indicador de nivel.

44
Semaforo
OBJETIVO GENERAL:
Diseñar, construir y evaluar un control lógico para los semáforos de un cruce de dos
calles.
• Diseñar una máquina de estados finitos para el control digital.
• Construir el controlador de semáforos.
PROYECTO:
El controlador de tráfico urbano debe regular la intersección entre la calle democracia

con circulación en sentido OE (oeste a este) y la calle Juncal en dirección NS (norte a
sur).
El sistema consiste de cuatro semáforos: dos para vehículos con luces de color rojo,
amarillo y verde; y dos para controlar el paso peatones con indicadores rojo y verde.
En la figura 1 se muestra el cruce de las vías de la ciudad de Puerto la Cruz.
46
Fig.1. Intersección Democracia/Juncal.

47
ESPECIFICACIONES:
1. La luz verde debe permanecer encendida en ambas calles durante cuatro

pulsos de reloj.
2. En el cuarto pulso debe activarse la luz amarilla.
3. Debido a que el tráfico en la calle Democracia es menor que en la Juncal, se

instaló un sensor (S) en la calle Democracia para detectar la presencia de
vehículos. Mientras el sensor indique la ausencia de carros, se debe permitir
la circulación en forma continua por la calle Juncal. Cuando el sensor indi-
que la presencia de un vehículo se mantendrá la luz verde en la Juncal du-
rante cuatro pulsos de reloj adicionales (en el cuarto se activará la indica-
ción amarilla). A continuación se autoriza el paso por la Democracia duran-
te cuatro pulsos y se alterna la secuencia en ambas calles hasta cuando el
sensor se desactive.
4. Use diodos luminosos para emular los semáforos y un interruptor lógico

para el sensor.
Controlador
de
Tráfico
Fig.2 Entradas y salidas del controlador de semáforos.

48
PROCEDIMIENTO:
2.- Verifique el funcionamiento.
3.- Use el programa PROTEUS para simular el autómata.

Semaforo con EPROM
OBJETIVO GENERAL:
Diseñar, construir y evaluar un control lógico para los semáforos de un cruce de dos
calles.
• Diseñar una máquina de estados finitos para el control digital.
• Usar una memoria EPROM para realizar el controlador de tráfico urbano.
• Construir el controlador de semáforos.
PROYECTO:
El controlador de tráfico urbano debe regular la intersección entre la calle democracia

con circulación en sentido OE (oeste a este) y la calle Juncal en dirección NS (norte a
sur).
El sistema consiste de cuatro semáforos: dos para vehículos con luces de color rojo,
amarillo y verde; y dos para controlar el paso peatones con indicadores rojo y verde.
En la figura 1 se muestra el cruce de las vías de la ciudad de Puerto la Cruz.
50
Fig.1. Intersección Democracia/Juncal.

51
ESPECIFICACIONES:
1. La luz verde debe permanecer encendida en ambas calles durante cuatro pul-
sos de reloj.
2. En el cuarto pulso debe activarse la luz amarilla.
3. Debido a que el tráfico en la calle Democracia es menor que en la Juncal, se

instaló un sensor (S) en la calle Democracia para detectar la presencia de
vehículos. Mientras el sensor indique la ausencia de carros, se debe permitir la
circulación en forma continua por la calle Juncal. Cuando el sensor indique la
presencia de un vehículo se mantendrá la luz verde en la Juncal durante cuatro
pulsos de reloj adicionales (en el cuarto se activará la indicación amarilla). A
continuación se autoriza el paso por la Democracia durante cuatro pulsos y se
alterna la secuencia en ambas calles hasta cuando el sensor se desactive.
4. Use diodos luminosos para emular los semáforos y un interruptor lógico para
el sensor.
Controlador
de
Tráfico
Fig.2. Entradas y salidas del controlador de semáforos.

52
PROCEDIMIENTO:
2.- Verifique el funcionamiento.
3.- Use el programa PROTEUS para simular el controlador.
NOTA: La lógica realizada por las puertas 74LS32 y 74LS04 en el diagrama de la figura 3, no nece-
sariamente permite el funcionamiento adecuado del controlador de tráfico. Usted está en li-
bertad de modificar el circuito.
53
Fig.3. Controlador de semáforos con EPROM

Detector de movimiento con EPROM
OBJETIVO GENERAL:
Diseñar, construir y evaluar una máquina de estados realizada con una memoria
PROM, para presentar el número de personas que permanecen en el interior de un
local.
• Realizar la máquina de estados de la práctica número 1 programando una memo-

ria PROM.
• Interconectar el nuevo control lógico a la etapa contadora y de presentación.
• Construir y verificar el funcionamiento del circuito.
PROYECTO:
Fig.1 Control lógico del detector de dirección de movimiento.

Medidor de capacidad
OBJETIVO GENERAL:
Construir y evaluar experimentalmente un medidor digital de capacidad.
OBJETIVOS ESPECÍFICOS :
• Medir y presentar el valor del capacitor en una pantalla de tres dígitos
• Comprobar el funcionamiento del circuito.
PROYECTO:
La obtención de la capacitancia desconocida, Cx , se logra acumulando el número N

de ciclos de la señal f1 que ocurren en el tiempo Tx. El contador registra los pulsos
que se presentan a la entrada de la puerta AND durante Tx. Si el intervalo de la venta-
na de medida, Tx = K · Cxmín es de 1/ f1, la salida del contador será la capacitancia des-
conocida.
ESPECIFICACIONES:
f1 : 1 khZ
Escalas: 0.1-99.9µf 1-999µf

56
Fig. 1. Principio de medición de capacidad.
El control lógico mostrado en la figura 1 tiene como entrada el pulso de salida

del multivibrador monoestable Las tres salidas del circuito secuencial: reset,
contar y mostrar se encargan de controlar el proceso de medida y presentación
de la capacidad Cx conectada en la entrada del instrumento.
El modo de operación es el siguiente: inicialmente la línea de reset debe estar en

alto manteniendo los contadores en cero. Al presionar el pulasador inicio se
dispara el multivibrador monoestable poniendo su salida a nivel alto por un
tiempo Tx. En el flanco de subida de esta salida se pone a nivel bajo la línea re-
set para liberar la cadena de contadores BCD y se activa la señal contar permi-
tiendo que el contador registre los pulsos de entrada. Un tiempo Tx después se
inhibe el paso de f1 a través de la puerta AND y se usa mostrar para aplicar un
pulso de reloj a la entrada de los latches para presentar en los indicadores el
estado del contador. A continuación el contador vuelve a cero en espera de un
nuevo ciclo de medida.
Su trabajo consiste en diseñar un capacímetro digital, según lo indicado en el diagra-

ma funcional mostrado en la figura 2 y de acuerdo con las especificaciones dadas.
Nota: En la figura 2 no se muestra el interruptor de selección de escala.

57
Fig. 2 Diagrama en bloque del medidor de digital de capacidad.

Medidor de fase
OBJETIVO GENERAL:
Construir y evaluar experimentalmente un medidor digital de fase.
• Medir y presentar en una pantalla de tres dígitos el ángulo de fase entre dos se-
ñales.
PROYECTO:
La medida digital de fase se realiza contando el número de ciclos de reloj clk que
transcurren entre dos cruces por cero de las señales de entrada. Las salidas de los de-
tectores P1/ P2 de la figura 1 son pulsos de corta duración que ocurren cada vez que
la señal de referencia Sr/S pasa desde cero hacia una tensión positiva. La señal de refe-
rencia Sr y bajo prueba S se aplican a los canales de entrada 1 y 2, respectivamente.
El control lógico mostrado en la figura 1 tiene como entradas las señales P1, P2 y un
pulsador de inicio de medida. Las tres salidas del circuito de control son: reset, contar
y mostrar y se encargan de controlar el proceso de medida y presentación de la fase
θx entre las señales de entrada al instrumento.
El modo de operación es el siguiente: al inicio el sistema permanece en un estado de

espera con contar y mostrar en nivel bajo y los contadores en cero. El proceso de
59
medición arranca con la pulsación del interruptor inicio. El arribo de P1 lleva a cero la
línea de reset y activa la señal contar permitiendo que el contador registre los pulsos
de clk. La aparición de la señal P2 inhibe el paso del reloj a través de la puerta AND y
la salida mostrar aplica un pulso a la entrada de reloj de los latches para actualizar los
indicadores. A continuación el contador vuelve a cero y se espera por un nuevo ciclo
de medida. El ángulo de fase debe presentarse y mantenerse en pantalla con la activa-
ción del pulsador. Para actualizar la medida debe pulsarse de nuevo el botón inicio.
Fig. 1. Diagrama funcional del medidor de fase.
Para calibrar el instrumento conecta la señal de referencia Sr a ambos canales y varíe

la frecuencia de reloj clk hasta que la pantalla presente 360, si desea la salida en gra-
dos, 628 si prefiere radianes y 400 para grads. A continuación conecte la señal S al
canal 2 y se obtendrá el ángulo de fase.
Su trabajo consiste en diseñar un fasímetro digital, según lo indicado en el diagrama

funcional mostrado en las figura 2 y 3 y de acuerdo con las especificaciones dadas.
PROCEDIMIENTO:
2.- Simule el medidor.
3.- Verifique el funcionamiento del instrumento.

60
Fig. 2 Diagrama en bloque del medidor de digital de fase.

61
Fig.3. Detectores de cruce por cero.

Medidor de frecuencia
OBJETIVO GENERAL:
Construir y evaluar experimentalmente un medidor digital de frecuencia.
• Medir y presentar la frecuencia de la señal de entrada en una pantalla de tres

dígitos
PROYECTO:
La medida digital de frecuencia se realiza combinando una base de tiempo con una
cadena contadora, como muestra el diagrama en bloques de la figura 1. Siendo N el
número de ciclos de una señal en el tiempo t, la frecuencia promedio de la onda viene
dada por la expresión:
N
fx =
t
La obtención de la frecuencia desconocida, fx , se logra acumulando el número N de

ciclos de la señal que ocurren en el tiempo t. El contador registra los pulsos que se
presentan a la entrada del medidor mientras la base de tiempo esté en nivel lógico alto.
63
Si el intervalo de la ventana de medida, t, es de 1 segundo, la salida del contador será

la frecuencia desconocida expresada en Herz.
Fig. 1. Principio de medición de frecuencia.
El control lógico mostrado en la figura 1 es una máquina de estados sincronizada por

la señal reloj y con la base de tiempo de medida fb como entrada. Las tres salidas del
circuito secuencial: reset, contar y mostrar se encargan de controlar el proceso de
medida y presentación de la frecuencia fx de la señal de entrada al instrumento.
El modo de operación es el siguiente: al inicio se pone a nivel alto la línea reset para
llevar a cero la cadena de contadores BCD. A continuación se suprime el comando de
reset y se activa la señal contar permitiendo que el contador registre los pulsos de
entrada. Un segundo después se inhibe el paso de la entrada a través de la puerta
AND y se usa mostrar para aplicar un pulso de reloj a la entrada de los latches para
presentar en los indicadores el estado del contador. A continuación el contador vuelve
a cero y se inicia un nuevo ciclo de medida.
Para generar la base de tiempo fb use un circuito temporizador LM555 funcionando

como multivibrador aestable. El ancho del pulso de salida debe ser de 1 segundo y el
ciclo de trabajo de 90.9 %. La frecuencia de la señal reloj debe ser mucho mayor que
la de fb.
Su trabajo consiste en diseñar un frecuencímetro digital, según lo indicado en el dia-

grama funcional mostrado en la figura 2 y de acuerdo con las especificaciones dadas.
64
Fig. 2 Diagrama en bloque del medidor de digital de frecuencia.

65
El circuito de la figura 3 puede usarse para permitir la medida de frecuencia de

señales alternas con variación lenta.
Fig. 3. Circuito de acoplamiento de entrada
PROCEDIMIENTO:
2.- Verifique el funcionamiento del medidor.
3.- Justifique el uso de: El rectificador y el condicionador de señal.
4.- Modifique el circuito de modo que tenga tres rangos de medida: x1, x10 y x100.
Incluya el rediseño en el informe.
Medidor de distancia
OBJETIVO GENERAL:
Construir y evaluar experimentalmente un medidor digital de distancia.
• Introducir el concepto de memoria de almacenamiento temporal.
• Aprender a realizar la conversión de las señales suministrada por trasductores en

información apropiada para ser presentada en forma digital
• Diseñar y construir un medidor de distancias basado en el uso de ondas de ultrasoni-

do.
PROYECTO:
Para la medición digital de distancia se usa la capacidad de las ondas de ultrasonido de

reflejarse al incidir sobre un objeto o superficie. Si un dispositivo emisor transmite en
el aire una onda de sonido en la banda ultrasónica, ésta se reflejará al incidir sobre un
objeto.
67
Un receptor, usualmente el mismo trasductor que actúa como emisor, detectará el eco
reflejado. La figura 1 muestra un esquema general del fundamento de la medición
digital de distancias.
Transductor
Emisor
Receptor
d
Tx Rx Metros
Medidor de Tx
dista ncia
Rx
Fig. 1. Principio de medición de distancias con un transductor ultrasónico.
El tiempo que transcurre entre el instante de la emisión del pulso Tx, y la detección de
la señal reflejada Rx, debe ser procesado y convertido en una indicación de distancia
por el circuito de medida de la figura 1. En ésta no se muestran: la fuente de poder, ni
la señal de sincronismo que envía el modulo de medida al Emisor/Receptor de ultraso-
nido.
Las señales Tx y Rx aplicadas al bloque de medida son una versión limpia de la onda
transmitida y del eco reflejado, las cuales se presentan en el diagrama de tiempo de la
figura 2.
+5 V
TX
0 V
+5 V
RX
0 V
Td
Fig. 2 Tiempo entre la transmisión del pulso de ultrasonido y la detección del eco reflejado.
El circuito medidor será el encargado de registrar el tiempo Td que transcurre entre la

emisión del tren de pulsos ultrasónico y la recepción del eco reflejado por el blanco.
68
Determinado Td este valor, y considerando que la velocidad de propagación del sonido

en el aire es una magnitud conocida, bastará con aplicar la formula:
d = Vsonido × Td
para lograr la indicación digital de la distancia. Su tarea en este ensayo consiste en

diseñar el modulo de medición de acuerdo a lo descrito y basándose en las especifica-
ciones que se dan a continuación.
FUNCIONAMIENTO DEL MEDIDOR DE DISTANCIA
Para entender el funcionamiento del circuito digital de medición debe atenderse al

diagrama funcional de la figura 4 y el diagrama de tiempo de la figura 3.
Fig. 3 Diagrama de tiempo de un ciclo de medida.
A la llegada del primero de los pulsos Tx, el control de medida genera una señal, i,
que marca el inicio del proceso. La señal i, en nivel lógico uno, dispara el multivibra-
dor monoestable, el cual entrega un pulso de muy corta duración y con nivel apropia-
do para inicializar los contadores y el circuito de generación del reloj de medida.
Al final del reset, se inicia la cuenta de pulsos impulsada por el reloj de medida de 1
cm/seg. Durante el conteo, la señal de activación de presentación, ap, mantiene un
nivel lógico cero que impide el paso de la información desde los contadores BCD ha-
cia los decodificadores, inhibiendo la presentación de información sobre los indicado-
69
res de siete segmentos. Al arribo del pulso reflejado, fin de la medida, la señal ap
conmuta a uno lógico, activando el circuito de memoria temporal, el cual retiene la
información de salida de los contadores en el instante de la llegada del eco reflejado.
Los indicadores mostrarán la medida en metros, con tres dígitos significativos, desde
la ubicación del trasductor hasta el blanco detectado.
Para la obtención de una medida correcta en la pantalla se requiere que el contador

correspondiente al dígito menos significativo avance a un ritmo de 1 pulso/cm. Realice
el diseño considerando que la velocidad del sonido en el aire es, aproximadamente,
349.61 m/s a la temperatura de 30° C.
PROCEDIMIENTO:
2.- Verifique el funcionamiento del medidor.
3.- Simule el diseño.

70
Fig. 4 Diagrama en bloque del medidor de digital de distancia.

Control de un Ascensor
OBJETIVO GENERAL:
Diseñar, construir y evaluar un control lógico para un ascensor de un edificio de

cuatro pisos.
• Diseñar un circuito decodificador para los pulsadores de selección de pi-

so.
• Usando la información de salida del decodificador, realizar el control para
un ascensor.
PROYECTO:
El piso al cual debe trasladarse el ascensor es seleccionado por medio de pulsadores,

ubicados como ilustra la figura 1.
Fig.1. Consola del ascensor

72
La función de cada elemento se indica a continuación:
Planta baja
Piso 1
Piso 2
Piso 3
Indicador de pìso
Subiendo
Bajando
Fig.2 Funciones de los elementos del panel.
Existe un interruptor para la selección de cada piso. Un indicador de siete seg-

mentos presenta continuamente el piso en el cual se encuentra el ascensor. Se usan
diodos luminosos para señalar la dirección del movimiento del equipo.
Un diagrama funcional del circuito a diseñar se muestra en la figura 3. El decodifica-

dor usa lógica combinatoria para generar en las salida x2-x1 el código binario corres-
pondiente al pulsador activado.
Pulsador x2 z1
PB 0 0
1 0 1
2 1 0
3 1 1
La salida y del decodificador sube a nivel alto cuando un interruptor de entrada es

activado. Esta señal dispara un circuito monoestable por 20 ms, permitiendo la carga
del código del pulsador en un registro.
73
Las salidas del registro se aplican al control del ascensor, el cual debe trasladarse
hacia el piso correspondiente. Las salidas del control son cuatro: Q2 y Q1 indican el
piso en el cual se encuentra el elevador. Esta información debe presentarse en BCD.
Las otras salidas: z1 y z2, notifican si el equipo está subiendo o descendiendo.
PROCEDIMIENTO:
3.- Simule el control.

Control de ascensor con EPROM
OBJETIVO GENERAL:
Diseñar, construir y evaluar un control lógico para un ascensor de un edificio de cua-

tro pisos.
• Usar el circuito decodificador de la práctica de control de nivel para

los pulsadores de selección de piso.
• Realizar la máquina de estados programando una memoria EPROM.
PROYECTO:
El piso al cual debe trasladarse el ascensor es seleccionado por medio de pulsadores

ubicados como ilustra la figura 1.
Fig.1. Consola del ascensor

75
La función de cada elemento de la consola se indica a continuación:
Planta baja
Piso 1
Piso 2
Piso 3
Indicador de piso
Subiendo
Bajando
Fig.2 Funciones de los elementos del panel.
Existe un interruptor para la selección de cada piso. Un indicador de siete segmentos presenta continuamente
el piso en el cual se encuentra el ascensor. Se usan diodos luminosos para señalar la dirección del movimiento del equi-
po.
Un diagrama funcional del circuito a diseñar se muestra en la figura 3.
Pulsador x2 x1
PB 0 0
1 0 1
2 1 0
3 1 1
El sistema debe ser diseñado de modo que su próximo estado sea determinado por las
entradas x1 x0 y por el estado actual: O1 O0. Esto significa que las direcciones de la
memoria son fijadas por las dos entradas y dos líneas de salida de la memoria.
Realice el diagrama de estados, la tabla de transición y escriba la secuencia a progra-

marse en la memoria
.
76

77
Las salidas del registro se aplican a las líneas de direcciones de la memoria de modo
que el ascensor se traslade hacia el piso correspondiente. Las salidas del control son:
O1 y O0 indican el piso en el cual se encuentra el elevador. La salida O2 señala que el
ascensor está subiendo y O3 que está bajando. O7 O6 O5 y O4 se conectan a los seg-
mentos a(d), c, e, y f . El segmento b siempre estará activado y el g corresponde al
complemento de la salida O0. El número del piso debe presentarse en BCD. El indica-
dor es de tipo ánodo común.
PROCEDIMIENTO:
3.- Use el programa PROTEUS para simular el control.

Voltímetro
OBJETIVO GENERAL:
Construir y evaluar experimentalmente un voltímetro digital sencillo.
• Usar la técnica de integrador de rampa doble para conversión analógo-digital
• Diseñar y construir un voltímetro digital.
PROYECTO:
Un voltímetro digital se diseña para convertir un voltaje DC análogo en una señal

digital que activa un visualizador construido con indicadores de siete segmentos. En
la figura 1 se muestra el diagrama funcional del instrumento digital.
La tensión a medir Ve controla el paso hacia un contador de pulsos provenientes de un

generador de reloj, de este modo el número de pulsos aplicados al contador es pro-
porcional al voltaje. Registrando visualmente la salida del contador se obtiene el valor
de Ve.
79
La sección básica del voltímetro es un convertidor análogo-digital (CAD) de rampa

doble. En el proceso de conversión se genera una rampa de tensión con pendiente
negativa, la cual es proporcional a Ve . Al inicio de la rampa se permite el paso de
pulsos de reloj hacia el contador hasta el instante que el mismo alcance su módulo N.
En ese momento se inicia la generación de una rampa positiva proporcional a una
tensión interna de referencia Vr.
Durante la generación de esta señal el contador ha estado activado registrando la

cuenta de pulsos ocurridos desde el punto de cambio de pendiente de la rampa.
Fig.1 Diagrama funcional del voltímetro digital
Es posible demostrar que el número de pulsos contados, n, es proporcional a la razón

Ve/Vr, o:
Ve
n= N
Vr
Funcionamiento:
• En el inicio del proceso de conversión, en t = 0, S1 está conectado a la ten-

sión a medir Ve. En este instante la señal reset pone el contador en cero.
Con el voltaje Ve aplicado a la entrada del integrador analógico, el capaci-
tor C empieza a cargarse y, tan pronto como la salida del integrador es
unos pocos µV menor que cero, el comparador conmuta a nivel alto, per-
mitiendo el paso de los pulsos de reloj hacia el contador.
80
• Cuando el comparador sube a +5V, el control lógico conmuta reset a nivel

bajo permitiendo el funcionamiento de la cadena de contadores. En el inter-
valo comprendido entre 0 y t1, la señal Ve es integrada como ilustra la figu-
ra 2, siendo la tensión de salida del integrador,
Ve
Va = − t, con τ = R1C
τ
La rampa negativa Va continúa generándose hasta el instante que el conta-

dor alcanza su módulo N, como muestra la figura 2.
reloj
0 t1 t2
Va
NTreloj
Ve Vr
− t − t
τ τ
V1
reset
Fig. 2. Principio de funcionamiento del voltímetro digital.
* La llegada del enésimo pulso en t = t1, desborda al contador, el cual entrega

al control lógico una señal de desborde en nivel alto. El control activa la
señal de reset para iniciar los contadores en cero y desplaza S1 hacia la po-
sición – Vr, conectando una tensión negativa a la entrada del integrador.
81
Vr
Como muestra la figura 2, V a = − t es ahora una rampa con pendiente
τ
positiva, debido a que la tensión Vr es negativa.
• En t = t1, la rampa positiva cruza el eje, y la salida del comparador cambia

a cero, inhibiendo el paso de pulsos hacia el contador. La cuenta acumula-
da entre t1 y t2, representa el voltaje de entrada. El control lógico suminis-
tra una señal que actualiza el visualizador y el valor de la tensión Ve es pre-
sentado en forma digital. A continuación el circuito pasa al estado inicial
para arrancar un nuevo ciclo de medida.
El tiempo t1 es el necesario para que el contador de módulo N se desborde; de modo

que se puede escribir:
t1 = NTreloj
En este instante la salida del integrador es,
Ve
V1 = − t1
τ
En la figura 2 se observa que en el punto de cambio de pendiente de Va, se cumple,
V r (t 2 − t 1 ) Ve
= NTreloj
τ τ
De modo que,
V
t 2 − t1 = e NTreloj
Vr
Como en t1 se inicia la cuenta en 000, la duración del intervalo [t2-
t1] será igual al número de pulsos contados multiplicado por el periodo del
reloj, o:
t 2 − t1 = nTreloj , la presentación de la cuenta se realiza en t = t2.
Ve
n= N ü
Vr
Su trabajo consiste en diseñar un voltímetro digital del tipo descrito.
Rango: 0 1.99 VDC , 3 dígitos BCD

freloj : 10 Khz
Vr : -2.0 V
82
OBSERVACIONES:
Para realizar el interruptor S1 se usan dos puertas de transmisión analógicas del tipo
4016. Estos dispositivos se activan con un nivel alto en la entrada VC. El voltaje a me-
dir se aplica al circuito por medio de un seguidor de emisor y la tensión de referencia
de -2 V se obtiene atenuando el voltaje +5V de la fuente. En la figura 3 se observa la
etapa analógica del voltímetro DC. Los interruptores son controlados por una señal s
generada por el control lógico. Con s en nivel bajo se conecta la tensión a medir Ve a
la entrada del intergrador, mientras que cuando s es uno lógico se selecciona el voltaje
de referencia Vr. La etapa digital se muestra en la figura 4.
PROCEDIMIENTO:
3.- Explique como mediría tensiones superiores a 1.99V.

Por ejemplo:19.9 V, 199.9 V.
4.- Describa que modificaciones requiere el instrumentos para poder medir ten-
siones negativas.
NOTA:
Para el control lógico use la técnica que garantice menor número de circuitos integrados.
83
Fig. 3. Sección analógica del voltímetro digital.

84
Fig. 4. Sección digital del voltímetro DC.

Voltímetro 2
OBJETIVO GENERAL:
Construir y evaluar experimentalmente un voltímetro digital sencillo.
• Usar la técnica de integrador de rampa doble para conversión analógo-digital
• Diseñar y construir un voltímetro digital.
PROYECTO:
Un voltímetro digital se diseña para convertir un voltaje DC análogo en una señal

digital que activa un visualizador construido con indicadores de siete segmentos. En
la figura 1 se muestra el diagrama funcional del instrumento digital.
La tensión a medir Ve controla el paso hacia un contador de pulsos provenientes de un

generador de reloj, de este modo el número de pulsos aplicados al contador es pro-
porcional al voltaje. Registrando visualmente la salida del contador se obtiene el valor
de Ve.
La sección básica del voltímetro es un convertidor análogo-digital (CAD) de rampa

doble. En el proceso de conversión se genera una rampa de tensión con pendiente
negativa, la cual es proporcional a Ve . Al inicio de la rampa se permite el paso de
86
pulsos de reloj hacia el contador hasta el instante que el mismo alcance su módulo N.
En ese momento se inicia la generación de una rampa positiva proporcional a una
tensión interna de referencia Vr.
Durante la generación de esta señal el contador ha estado activado registrando la

cuenta de pulsos ocurridos desde el punto de cambio de pendiente de la rampa.
Fig.1 Diagrama funcional del voltímetro digital
Es posible demostrar que el número de pulsos contados, n, es proporcional a la razón

Ve/Vr, o:
Ve
n= N
Vr
Funcionamiento:
• En el inicio del proceso de conversión, en t = 0, S1 está conectado a la ten-

sión a medir Ve. En este instante la señal reset pone el contador en cero.
Con el voltaje Ve aplicado a la entrada del integrador analógico, el capaci-
tor C empieza a cargarse y, tan pronto como la salida del integrador es
unos pocos µV menor que cero, el comparador conmuta a nivel alto, per-
mitiendo el paso de los pulsos de reloj hacia el contador.
• Cuando el comparador sube a +5V, el control lógico conmuta reset a nivel

bajo permitiendo el funcionamiento de la cadena de contadores. En el inter-
87
valo comprendido entre 0 y t1, la señal Ve es integrada como ilustra la figu-

ra 2, siendo la tensión de salida del integrador,
Ve
Va = − t, con τ = R1C
τ
La rampa negativa Va continúa generándose hasta el instante que el conta-

dor alcanza su módulo N, como muestra la figura 2.
reloj
0 t1 t2
Va
NTreloj
Ve Vr
− t − t
τ τ
V1
reset
0
Fig. 2. Principio de funcionamiento del voltímetro digital.
* La llegada del enésimo pulso en t = t1, desborda al contador, el cual entrega

al control lógico una señal de desborde en nivel alto. El control activa la
señal de reset para iniciar los contadores en cero y desplaza S1 hacia la po-
sición – Vr, conectando una tensión negativa a la entrada del integrador.
88
Vr
Como muestra la figura 2, V a = − t es ahora una rampa con pendiente
τ
positiva, debido a que la tensión Vr es negativa.
• En t = t1, la rampa positiva cruza el eje, y la salida del comparador cambia

a cero, inhibiendo el paso de pulsos hacia el contador. La cuenta acumula-
da entre t1 y t2, representa el voltaje de entrada. El control lógico suminis-
tra una señal que actualiza el visualizador y el valor de la tensión Ve es pre-
sentado en forma digital. A continuación el circuito pasa al estado inicial
para arrancar un nuevo ciclo de medida.
El tiempo t1 es el necesario para que el contador de módulo N se desborde; de modo

que se puede escribir:
t1 = NTreloj
En este instante la salida del integrador es,
Ve
V1 = − t1
τ
En la figura 2 se observa que en el punto de cambio de pendiente de Va, se cumple,
V r (t 2 − t 1 ) Ve
= NTreloj
τ τ
De modo que,
Ve
t 2 − t1 = NTreloj
Vr
Como en t1 se inicia la cuenta en 000, la duración del intervalo [t2-

t1] será igual al número de pulsos contados multiplicado por el periodo del
reloj, o:
t 2 − t1 = nTreloj , la presentación de la cuenta se realiza en t = t2.
Ve
n= N ü
Vr
Su trabajo consiste en diseñar un voltímetro digital del tipo descrito.
Rango: 0 1.99 VDC , 3 dígitos BCD

89
freloj : 10 Khz
Vr : -2.0 V
90
OBSERVACIONES:
Para realizar el interruptor S1 se usan dos puertas de transmisión analógicas del tipo
4016. Estos dispositivos se activan con un nivel alto en la entrada VC. El voltaje a me-
dir se aplica al circuito por medio de un seguidor de emisor y la tensión de referencia
de -2 V se obtiene atenuando el voltaje +5V de la fuente. En la figura 3 se observa la
etapa analógica del voltímetro DC. Los interruptores son controlados por una señal s
generada por el control lógico. Con s en nivel bajo se conecta la tensión a medir Ve a
la entrada del intergrador, mientras que cuando s es uno lógico se selecciona el voltaje
de referencia Vr. La etapa digital se muestra en la figura 4.
PROCEDIMIENTO:
3.- Explique como mediría tensiones superiores a 1.99V.

Por ejemplo:19.9 V, 199.9 V.
4.- Describa que modificaciones requiere el instrumentos para poder medir

tensiones negativas.
NOTA:
Para el control lógico use la técnica que garantice menor número de circuitos integrados.
91
D1
D1N4148
C1
-5V
3.3uf
11
R1
2
11
V-
-5V - LM324/NS
3k 1 6
11
V-
OUT - R3
9 3 7
V+
V-
- + OUT COMP
U7 LM324/NS
8 13 3 U3A 5 4.7k
V+
OUT 14 X0 X 3k R2 +
4
10 LM324/NS 15 X1 U3B D2
V+
Vx + X2
12 D1N4148
4
U3C 1 X3 +5V
5 X4 +5V
4
2 X5
+5V 4 X6
X7
6
R4 10k 11 INH
10 A
9 B
C
-5V 4051 U6
UA7905C/TO
11
R6 +5V -5V 2 3
IN OUT -5V
+5V 2
GND
V-
-
1
25k OUT 9V C2 C3
3 Vdd Vss 0.33uf 0.1uf
V+
1
+ LM324/NS
R5 U5A
6.8k
4
+5V
Fig. 3. Sección analógica del voltímetro digital.

92
Fig. 4. Sección digital del voltímetro DC.

ESCUELA DE INGENIERÍA CIENCIAS APLICADAS
Temporizador programable
OBJETIVO GENERAL:
Diseñar y construir un circuito digital para la selección y control de la hora de inicio y

culminación de un evento.
PROYECTO:
Una pantalla de seis dígitos indicará la hora del día en un formato de 24 horas.
Por medio de interruptores rotatorios con salida BCD se fijará el momento (Ho-
ras-Minutos) de arranque y parada de un suceso determinado. La figura 1 mues-
tra el diagrama de bloques del equipo.
INDICADORES
DECODIFICADORES
CONTADOR 1 pph CONTADOR 1ppm CONTADOR

HORAS MINUTOS SEGUNDOS
manual manual
1pps
horas
Salida
minutos
CONTROL de
S1 S2
arranque parada
iniciar 60Hz
Fig.1. Reloj/Temporizador programable

94
Usando un reloj de 1 pulso por segundo, derivado de la red de potencia, se alimenta

una cadena de contadores/divisores de frecuencia, los cuales permiten presentar conti-
nuamente la hora real. Un control y un circuito comparador realizan la función de co-
tejar el tiempo prefijado en los interruptores con la salida de los contadores de horas-
minutos. Cuando los tiempos coinciden, la salida de control activa/desactiva una car-
ga. El tipo de aplicación sólo está limitado por el circuito de acoplamiento entre la
salida de control y el dispositivo controlado. La figura 2 es un relé de estado sólido
posible de controlar con el reloj/temporizador.
Fig.2 Control de salida opto aislado para una carga de 10 A
Para efectos de la práctica, la carga a controlar se muestra en la figura 3.
Fig.3 El diodo luminoso debe activarse por un tiempo seleccionado

95
El reloj de 1 pps se genera dividiendo la frecuencia de la línea por un factor de 60. La

frecuencia base de 60 Hz (con nivel TTL) puede obtenerse usando el circuito de la
figura 4.
60 Hz
Fig.4 Generador de frecuencia base
La señal de 60 Hz puede dividirse por 60, como se indica en la figura 5.
A
÷ 10 ÷ 6
Fig.5. División por 60
La división de frecuencia por un factor N puede realizarse usando contadores conven-

cionales, los cuales disponen de conexiones internas que proveen salidas con frecuen-
cia submúltiplos de la del reloj. En otros casos se puede alterar el ciclo de cuenta para
lograr una determinada razón de división.
A B C D
BIN
74LS90/93
AIN R01 R02
Reloj D C B A
tn 0 0 0 0
tn+1 0 0 0 1
tn+2 0 0 1 0
tn+3 0 0 1 1
tn+4 0 1 0 0
tn+5 0 1 0 1
tn+6 0/0 0/1 0/1 0/0
Fig.6. La salida C entrega f/6

96
OBSERVACIONES:
Información adicional sobre el diseño de un reloj digital puede encontrarse en:
• Sistema Digitales
Ronald Tocci
Capítulo 7. Sección 7.17. Páginas 358-361.
Problemas 7.38,39 y 40.
• Designing with TTL Integrated Circuits

Texas Instruments Electronics Series
Capítulo 12. Sección 12.2. Página 313.
Sobre el diseño:
1. Debe presentarse el diagrama del circuito final con todos los componentes
especificados.
2. El circuito debe ser simulado y es obligatoria la entrega de un disco (por

grupo) con el archivo.
3. Deben calcularse los valores de Rx y Ry
Sobre el montaje:
Solo se pide el cableado de la cadena de contadores y el circuito de control

lógico.
INFORME:
1. Discuta la pertinencia de usar la frecuencia de línea como base para medidas

precisas de tiempo.
2. Si considera que la frecuencia de la red no garantiza suficiente precisión, se-

ñale otra opción.
3. El valor de Ry en la red de la figura 4 es crítico. Justifique. ¿Cuál es el valor

máximo permitido para Ry?
4. Justifique el uso del 74LS14 en el circuito de la figura 4. ¿Puede usarse un

inversor convencional?
5. Explique la razón por la cual el dispositivo 74LS06 puede guiar un relé de

12V. ¿Podría hacerlo con un relé de 24V?
Control de un motor por paso
OBJETIVO GENERAL:
Diseñar y evaluar experimentalmente un controlador de motor a paso.
• Reconocer las especificaciones de un motor a paso.
• Identificar los terminales del motor.
• Diseñar un controlador para un motor a paso unipolar.
PROYECTO:
La figura 1 muestra un diagrama con la distribución de las bobinas del motor a paso a
utilizar en este ensayo. Las especificaciones de la máquina son las siguientes:
+5 V
0.3 A
15°
340 rpm
97
Fig. 1.Motor a paso unipolar.
El controlador de motor de la figura 2 tiene como entradas:
• Señal de reloj.
• Reset del circuito.
• Un interruptor para fijar el modo de funcionamiento entre:

a.- Continuo (C)
b.- Paso a paso (PP)
• Un selector de dirección de giro:
a.- Horario (H)

b.- Anti horario (A)
• Un pulsador para fijar el número de pasos, cuando el modo paso a paso es-
té seleccionado.
• Un botón para arrancar el motor en el modo paso a paso.
Las salidas del controlador son las cuatro líneas abcd de activación de las bo-
binas.
98
Fig. 2. Controlador de motor.

99
Observaciones
1. Los detalles de este diseño son de libre elección.
2. En el modo de funcionamiento de corrida libre se aplica de forma continua a

las bobinas la secuencia de activación.
3. Para el modo paso a paso se aplica la secuencia de activación, pero de acuerdo

con la cantidad de pasos que debe girar el motor. Para simplificar el circuito se
limita a nueve (o quince) el máximo número de pasos que se puede seleccionar
activando el interruptor.
4. Para la elección de la frecuencia del reloj debe considerarse el tiempo que re-
quiere el motor para rotar un paso.
5. Como sugerencia, puede usar un contador UP/DOWN para el selector del

número de pasos. En modo ascendente registra la cantidad de pasos fijada y en
modo descendente permite detectar cuando se ha realizado el último paso.
6. La señal de reloj libre o el número de pulsos seleccionados debe aplicarse a un

circuito generador de secuencia.
7. Para liberar la secuencia puede usarse un registro de desplazamiento o una

memoria programada con la cadena de activación de las bobinas. En este últi-
mo caso, un contador excitado por el reloj seleccionado puede barrer la me-
moria para entregar la secuencia de acuerdo con el sentido de giro selecciona-
do.
Procedimiento
• Identificar los terminales del motor.
• Conectar el motor al circuito diseñado.
• Verificar el funcionamiento.
100
Fig. 3. Circuito integrado ULN2003 para guiar las bobinas. (Imax = 0.5 A)
Nota final:
Simule el circuito antes del montaje. En PROTEUS se pueden especificar los paráme-
tros significativos del motor.
Se anexa un documento con información del funcionamiento del motor a paso.

Practicas Circuitos DIgitales-Luis Urdaneta

Caricato da

Informazioni sul documento

Copyright

Formati disponibili

Condividi questo documento

Condividi o incorpora il documento

Opzioni di condivisione

Hai trovato utile questo documento?

Questo contenuto è inappropriato?

Copyright:

Formati disponibili

Practicas Circuitos DIgitales-Luis Urdaneta

Caricato da

Copyright:

Formati disponibili

UNIVERSIDAD DE ORIENTE

Por Luis. D. Urdaneta G.

LABORATORIO DE CIRCUITOS DIGITALES

Construir y evaluar experimentalmente una punta de prueba de circuitos digitales.

• Iniciar al estudiante en el uso de circuitos integrados de las familias lógicas de

• Conocer los parámetros de funcionamiento de circuitos digitales de distintas tec-

• Evaluar experimentalmente el circuito ensamblado.

1. Diseñe el divisor de tensión del comparador de ventana y construya el circuito mos-

• Alimentación desde el circuito bajo prueba.

TTL VCC = 5 V ± 5% CMOS 3 V ≤ VDD ≤ 18 V

• Protección contra sobrevoltaje e inversión de la tensión de alimentación.

• Compatibilidad con circuitos integrados:

74 74L 74S 74LS 74AS 74ALS 74F

74C 74HC 74HCT

TABLA PARA INTERPRETAR LA LECTURA DE LOS DIODOS LUMINOSOS

1. Analice con detalle el circuito de la punta de prueba, justifique la presencia de

2. Para TTL y CMOS, determine y grafique la función de transferencia del compa-

4. Calcule el tiempo en alto del multivibrador monoestable. Discuta el resultado.

5. Dibuje un diagrama de tiempos de las señales Vi, TRIGGER y OUTPUT, cuando la

6. Rediseñe el instrumento para disponer de dos modos de funcionamiento selec-

En la posición MEMORIA la punta debe detectar transiciones rápidas de nivel o

LABORATORIO DE CIRCUITOS DIGITALES

• Diseñar un sensor de dirección de movimiento.

Su trabajo consiste en diseñar un circuito contador de acuerdo con el diagrama funcional de

El contador debe incrementarse cuando el movimiento es hacia la derecha y debe disminuir

Fig.2 Contador de personas.

LABORATORIO DE CIRCUITOS DIGITALES

Cerradura digital con eeprom

Construir y evaluar experimentalmente una máquina de estados finitos.

• Realizar el montaje del circuito.

• Probar el funcionamiento del control secuencial.

Fig. 1. Consola de la cerradura digital

La función de cada elemento de la consola se indica a continuación:

Pulsador para introducir dígitos

Indicador de espera de dígito

Anuncio de puerta abierta (Se apaga)

Fig. 2. Funciones de los elementos del panel.

Nota: El circuito debe aceptar los tres dígitos de la combinación.

Fig.3. Diagrama funcional de la cerradura digital

Fig.4. Control lógico con EPROM

GENERACIÓN DEL ARCHIVO A GRABAR EN LA EPROM.

1. Escribir un código en lenguaje de alto nivel.

2. Usar el programa ORCAD EXPRESS.

1.- Realice el montaje del circuito.

2.- Verifique el funcionamiento de la red.

• El relé de 12 V lo entregará el preparador. Usted debe medir los parámetros

• Además de la información usual, el preinforme debe incluir el diseño del gene-

• En el informe justifique el uso de los dispositivos 7406 para guiar el LED1 y el

LABORATORIO DE CIRCUITOS DIGITALES

• Simular el árbitro de bus.

Un bus es un conjunto de cables que constituyen un canal de comunicación comparti-

Dispositivo 0 Dispositivo 1 Dispositivo 2 Dispositivo 3

Arbitro Identificador de dispositivo 2 X

Fig.1. Estructura de un bus de E/S.

Fig.2. Dispositivo número 2.

Como el arbitro debe presentar en secuencia el identificador de cada periférico sobre

Fig.3. Arbitro del bus

El interruptor lógico inicio de la figura 3 habilita el funcionamiento del circuito. Con

Si durante la operación del circuito no se realizan solicitudes de acceso al bus, el con-

El contador 74LS169 es un contador binario de 4 bits sincrónico, ascenden-

Su trabajo consiste en diseñar el circuito digital para el árbitro mostrado en la figura 1,

• Diseñe los comparadores de 2 bits usando puertas lógicas.

1.- Realice el montaje del circuito.

2.- Verifique el funcionamiento del circuito.